fpga

Circuits--Sequential Logic--Latches and Flip-Flops--Dualedge

网址：https://hdlbits.01xz.net/wiki/Dualedge 第一种解法： module top_module (input clk,input d,output q );reg m = 1b0;reg n = 1b0;always@(posedge clk)beginm = d;end always@(negedge clk)

Verilog Language--More Verilog Features--Popcount255

网址：https://hdlbits.01xz.net/wiki/Popcount255 module top_module( input [254:0] in,output [7:0] out );reg [254:0] i;always@

Circuits--Sequential Logic--Finite State Machines--Fsm onehot

网址：https://hdlbits.01xz.net/wiki/Fsm_onehot module top_module(input in,input [9:0] state,output [9:0] next_state,output out1,output out2);parameter S0 0, S1 1, S2 2, S3 3, S4 4,S5 5, S6 6, S7 7, S8 8, S9 9;assign next_state[S0] (stat…

Circuits--Sequential Logic--Latches and Flip-Flops--Edgedetect2

网址：https://hdlbits.01xz.net/wiki/Edgedetect2 module top_module (input clk,input [7:0] in,output [7:0] anyedge );reg [7:0] r_in;always(posedge clk)beginr_in in;endalways(posedge clk)beginanyedge in ^ r_in;endendmodule

《Clock Domain Crossing》翻译与理解（3）寄存器处理输出端口

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文主要介绍寄存器输出端口在跨时钟域时的处理。发射时钟域的信号同…

《Clock Domain Crossing》翻译与理解（6）跨时钟域的命名规则与设计分割

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍多信号跨时钟域传输。时钟与信号命名当一个整体设计中包含较多时钟时&…

【转载】AXI4的传输事物结构（transaction structure)

前言：本来想自己写这一部分，但是发现网上已经有人详细写过了，那么我就转载两篇，以供自己或者大家未来学习与温故。 AXI4的传输事物结构关于AHB总线回环突发 wrap burst模式地址的理解 ---------------------------------------…

作业2：用Verilog语言实现二十进制计数器

1.新建一个工程，并且加入一个Verilog-HDL文件，参考例程中的代码编写Verilog语言，编写完成后如下图所示编译后，查看RTL文件如下图所示建立VWF文件，添加仿真信号后观察仿真结果如下图

Vivado如何清理工程，并避免缺失必要的文件？

FPGA开发是一项非常复杂的工作，需要处理大量的代码、约束和仿真文件。在开发过程中，由于文件数量庞大，很容易导致工程变得混乱不堪。Vivado是Xilinx公司推出的一款FPGA开发工具，能够帮助开发人员处理这种复杂性，提高开…

静态时序分析（原理最清晰版本）

前言：看了非常多静态时序分析的博客和文章，觉得大部分是云里雾里，很多人在照本宣科，所以我决定完全用自己的理解，用人话来写一篇，静态分析的原理是什么。定义： 摘录自维基百科建立时间&…

Circuits--Sequential Logic--Shift Registers--Lfsr32

网址：https://hdlbits.01xz.net/wiki/Lfsr32 module top_module(input clk,input reset, // Active-high synchronous reset to 32h1output [31:0] q ); reg [31:0] q_next;always @ (

Circuits--Combinational Logic--Basic Gates--Gatesv

网址：https://hdlbits.01xz.net/wiki/Gatesv module top_module( input [3:0] in,output [2:0] out_both,output [3:1] out_any,output [

SystemVerilog学习（10）——线程控制

一、概述在实际硬件中,时序逻辑通过时钟沿来激活,组合逻辑的输出则随着输人的变化而变化。所有这些并发的活动在Verilog 的寄存器传输级上是通过initial和 always块语句、实例化和连续赋值语句来模拟的。为了模拟和检验这些语句块,测试平台使用许多并发执行的线程。在测试平台…

Verilog Language--Vectors--Vector4

网址：https://hdlbits.01xz.net/wiki/Vector4 module top_module (input [7:0] in,output [31:0] out );//assign out {{24{in[7]}},in};endmodule

HDLBits：在线学习 Verilog （十三 · Problem 60-64）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

运动标记校正检测

该项目的目的是开发一个使用OpenCV的手势跟踪系统，该系统使用现场可编程门阵列（FPGA）作为嵌入式系统。通常，锻炼手臂某些部位的人运动不正确且没有任何反馈。因此，该项目的动机是识别特定手势并向用户提供有意义的纠…

FPGA | FPGA BUG自动分析工具：VSTAR简介

FPGA BUG自动分析工具——VSTAR VSTAR是一款FPGA bug自动分析工具。对于使用Xilinx FPGA的系统，通过嵌入VSTAR IP来检测信号序列是否正常。VSTAR软件可以显示VSTAR IP在监控信号序列中检测到的错误，并将正常序列和错误序列输出到VCD(值变化转储)文件中…

FPGA 电路开发入门实验(实验6：计数器、ROM和DDS)

我们现将2个写好的计数器和ROM中数据verilog代码添加到project中，例化创建符号symbol，其中verilog代码如下： //////////////////// 带计数增量输入的计数器 ///////////////////////// module cnt_incr(CLK , // clockINCR , // cou…

FPGA 设计数据接口的同步方法

数据接口的同步方法数据接口的同步是 FPGA/CPLD 设计的一个常见问题，也是一个重点和难点，很多设计不稳定都是源于数据接口的同步有问题。在电路图设计阶段，一些工程师手工加入 BUFT 或者非门调整数据延迟，从而保证本级模块的时…

modelsim 常用快捷键

1、鼠标操作： Ctrl鼠标左键从左上向右下拖拉：放大（选中区域） Ctrl鼠标左键从左下向右上拖拉：缩小 2、键盘操作： c ：当前光标居中并放大 i,I, ：(Zoom in)放大 o,O,-&#xff1a…

Circuits--Sequential Logic--Finite State Machines--Fsm1

网址：https://hdlbits.01xz.net/wiki/Fsm1 module top_module(input clk,input areset, // Asynchronous reset to state Binput in,output out);// parameter A=1b0;parameter B=1b1; reg state, next_state;always @(

FPGA大赛【三】基础模块介绍

FPGA大赛【三】基础模块介绍【注】该项目是我们团队参加2019届全国大学生FPGA大赛的作品，系统主要实现视频任意角度旋转。该项目最终晋级决赛，并获得紫光同创企业特别奖。该系列文章介绍我们团队的作品。关注公众号“数字积木”对话框回复 FPGA2019 &am…

调查报告——FPGA 与图像处理

数字图像处理是指将图像信号转换成数字信号并对其进行处理的过程。数字图像处理在当代社会发展中发挥着不可替代的作用，它广泛应用于几乎所有与成像有关的领域，如航空航天、生物医学工程、工业检测、机器人视觉、公安司法、军事制导、文化艺术等。随着低…

VivadoAndTcl: synth_ip

对一个ip核生成综合网表。 synth_ip [get_ips CharFifo] -force -force是强制生成网表文件，无论是否已经生成过。需要注意的是，synth_ip命令是对IP核进行OOC综合操作，那ip核必须要在生成时指定其综合方式为OOC模式。可以使用以下代码来…

FPGA微型板Verilog定时蜂鸣

您将基于通用的display_7_seg，decoder_7_seg和debouncer模块构建一个倒数计时器，其功能实际上类似于真实产品。即使是表面上看似简单的设备（如计时器）也可能难以设计。为了简化设计，通常使用称为状态机的表示。该技…

HDLBits：在线学习 Verilog （二十八 · Problem 135-139）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

基于Xilinx的Kintex-7系列XC7K325T的硬件加速卡

产品型号: B-PCIE-K7F5XILINX的Kintex-7系列FPGA处理器 B-PCIE-K7F5是一款基于PCI Express总线架构的高性能FPGA算法加速卡，该板卡采用Xilinx的高性能28nm 7系列FPGA作为运算节点。Xilinx的28nm 7系列FPGA通过对资源、接口以及时钟的优化，在高性能计算&a…

FPGA入门实验三：计数器、波形仿真、SignalTap

题目（1）：参照代码，设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。 1.新建工程，添加BDF文件和Verilog-HDL文件，写一个…

FPGA入门实验四：时间基准电路和带使能的多周期计数器

题目要求： 1.根据参考代码，将计数器范围改为0~15，verilog 代码如下： module CNT_EN( input wire CLK, input wire EN, output reg [4-1:0] OUT, output reg OV ); always (posedge CLK) begin if(EN1&&OUT<15) O…

作业2:4-16进制译码器Verilog 语句实现

1.根据工程向导新建一个工程。 2.新建VHDL-Verilog 文件，注意文件名称必须和工程名称相同。编写完成的Verilog文件如下图 3.将工程进行编译，看是否报错，无误后可以进行下一步操作。 4.查看RTL文件如下图所示 5.建立仿真VWF文件&#xff0c…

作业2：循环计数器Verilog实现

1.根据工程向导新建工程 2.新建一个Verilog-HDL文件，编写相关的Verilog语句，如下图所示 3.在TOOL下的选项中查看RTL图，如下图所示。 4.建立VWF文件，添加输入信号，然后观察仿真结果如下图所示

Circuits--Combinational Logic--Arithmetic Circuits--Exams/ece241 2014 q1c

网址：https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q1c module top_module (input [7:0] a,input [7:0] b,output [7:0] s,output overflow );

Circuits--Combinational Logic--Multiplexers--Mux256to1v

网址：https://hdlbits.01xz.net/wiki/Mux256to1v module top_module( input [1023:0] in,input [7:0] sel,output [3:0] out );

Circuits--Sequential Logic--Latches and Flip-Flops--Exams/2014 q4a

网址：https://hdlbits.01xz.net/wiki/Exams/2014_q4a module top_module (input clk,input w, R, E, L,output Q );wire temp1, temp2;assign temp1 E ? w:Q; assign temp2 L ? R:temp1;//与上题类似，不做赘述always (posedge clk)beginQ < tem…

Circuits--Sequential Logic--Finite State Machines--Fsm3onehot

网址：https://hdlbits.01xz.net/wiki/Fsm3onehot module top_module(input in,input [3:0] state,output [3:0] next_state,output out); //parameter A=0,

Circuits--Sequential Logic--Finite State Machines--Fsm2s

网址：https://hdlbits.01xz.net/wiki/Fsm2s module top_module(input clk,input reset, // Synchronous reset to OFFinput j,input k,output out); // parameter OFF=1b0;parameter ON =1b1; reg state, next_state;always

FPGA微型板Verilog实现PWM和伺服电机

PWM介绍下图显示了PWM的工作原理。如果脉冲很短（例如，仅在5％的时间内为高），则每个脉冲仅传递少量能量。脉冲越长，向负载提供的能量就越多。在为电动机供电时，这将控制电动机的旋转速度。使…

门控时钟

ASIC中使用门控时钟来降低功耗，避免不必要的时钟翻转。但是FPGA存在专用时钟网络，低功耗也不是必须，门控时钟也会导致毛刺等现象。使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换…

Verilog Language--Modules:Hierarchy--Module cseladd

网址：https://hdlbits.01xz.net/wiki/Module_cseladd module top_module(input [31:0] a,input [31:0] b,output [31:0] sum );wire SW

Circuits--Aequential Logic--Latches and Flip-Flops--Dff16e

网址：https://hdlbits.01xz.net/wiki/Dff16e module top_module (input clk,input resetn,input [1:0] byteena,input [15:0] d,output [15:0] q )<

Circuits--Sequential Logic--More Cirecuits--Rule90

网址：https://hdlbits.01xz.net/wiki/Rule90 module top_module(input clk,input load,input [511:0] data,output [511:0] q ); always (posedge clk)beginif (load)q < data;elsebeginq < {1b0, q[511:1]} ^ {q[510:0] ,1b0}; endendendmodule

Verilog Language--Modules:Hierarchy--Module fadd

网址：https://hdlbits.01xz.net/wiki/Module_fadd module top_module (input [31:0] a,input [31:0] b,output [31:0] sum );// add16 add16

阻塞赋值和非阻塞赋值的区别

1、阻塞赋值是顺序执行的，上面一条语句执行完之后，再执行下一行语句，如下图所示： 2、非阻塞赋值第一行语句执行的时候，并不阻止下面语句的执行，并行执行。如下图所示： 3、使用方法

整理：Vivado综合属性的相关资料

整理：Vivado综合属性的相关资料更新历史 20200614： 首次发布 Vivado综合工具支持直接在RTL文件或XDC文件中设置综合属性。综合属性是个很实用的东西，比如： 综合工具将改善时序用的寄存器优化掉了，怎么阻止这一优化呢…

嵌入式系统的硬件电路该怎样设计

1、MCU的选择选择MCU时要考虑MCU所能够完成的功能、MCU的价格、功耗、供电电压、I/O口电平、管脚数目以及MCU的封装等因素。MCU的功耗可以从其电气性能参数中查到。供电电压有5V、3.3V以及1.8V超低电压供电模式。为了能合理分配MCU的I/O资源，在MCU选型时可绘制一张…

数字芯片设计面试问题——异步FIFO的本质和外延

前言：异步FIFO之所以成为数字芯片设计工程师或者FPGA设计工程师的面试必考问题，在于其设计思想包含了较丰富的跨时钟同步的概念，其中有单比特跨时钟打两拍思想、多比特数据跨时钟和格雷码转换等思想。本文章不仅分析异步FIFO的根本设计原理&a…

AXI4 协议理解（1）——读写握手

前言：AXI4是ARM公司的一种总线协议，现今无论FPGA还是数字芯片设计，基本都运用AXI或者基于AXI基础上开发IP核。本文通过阅读AMBA AXI™ and ACE™ Protocol specification，提出一些基于自我理解的重点内容，以供大家学习…

复杂接口的基础知识点——OSI七层模型、Serdes技术和数据校验

我个人把FPGA设计中会接触到的接口分为三大类：简单接口，一般接口和复杂接口。所谓简单接口是指的协议规则较简单的串行接口，比如SPI、UART、IIC等，这类接口我们可以自己编写代码来实现（当然也可以用IP核）。…

第一篇博客：对于FPGA教学类文章的一个愿望

注册CSDN账号也有两年了，这两年来除了偶尔上来看看别人的文章以外，我什么都没有发表过，哪怕转载的都没有，深感惭愧。但是今天我决定给自己定一个大目标，我决定写一系列FPGA的教学文章，把我所学知识分享出…

FPGA微型板Verilog简单音频

简单音调生成该模块通过使用一个计数器生成一个1 kHz的信号，该计数器在CLK的每个刻度上都递增。当计数器达到32,000时，将切换输出BUZZER，并将计数器重置为0。音频输出使用一个1-kΩ电阻器和一小段实心线将GPIO引脚P97和GND连接到与有源…

FPGA入门实验六：计数器、ROM和DDS

1.新建工程并添加Verilog和BDF文件，Bdf文件如下图： 2.RTL图如下： 3.用signal tap 对Out信号在Bus Line 模式下观察： 回答问题： 1）电路的工作频率是50Mhz,正弦波频率和计数器增量值的对应关系是什么答&…

HDLBits：在线学习 Verilog （十九 · Problem 90 - 94）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

GTX高速收发器Transceiver概述与收发共同特征(UG476)

目录本文主要对xilinx的GTX核的使用手册进行阅读，UG476，可以对照着原文再看我的博文。 Ch1.Transceiver and Tool Overview Ch2.Shared Features 2.1Reference Clock Input Structure 2.2Reference Clock Selection and Distribution 2.3Reset and Init…

ISE与Notepad++关联

安装Notepad，注意安装目录不要有中文，空格等特殊字符。打开ISE，打开Edit下的Preferences… 具体设置如下图！！！ 打开Editor，选择Custome选项输入安装目录（Notepad的绝对地址&#x…

信号经信道传输到接收端时，开始位置产生毛刺，解决办法（FPGA）

信号经信道传输到接收端时，开始位置产生毛刺，对接收端的正确接收产生了一定的影响，可在接收模块，使用计数器，计数适当周期后保持不变，接收模块的使能信号在计数器技术到一定值，并且符合使能信号为1时，再将使能信号变为1。 reg [3:0] RR_cnt; always@(posedge sys_clk…

Circuits--Sequential Logic--Shift Registers--Exams/m2014 q4k

网址：https://hdlbits.01xz.net/wiki/Exams/m2014_q4k 自己写： module top_module (input clk,input resetn, // synchronous resetinput in,output out);reg r_in1;reg r_in2;reg r_in3;always(posedge clk)beginif(resetn 1b0)begin …

Circuits--Sequential Logic--More Circuits--Conwaylife

网址：https://hdlbits.01xz.net/wiki/Conwaylife module top_module(input clk,input load,input [255:0] data,output [255:0] q ); reg [323:0] data_padding; //18*18wire [255:0] q_next;integer i,j,neighbour_cnt;always (*)begin//paddingdata_padding[17:0…

Circuits--Sequential Logic--Counters--Countbcd

网址：https://hdlbits.01xz.net/wiki/Countbcd module bcdcount ( input clk,input reset,input ena,output reg [3:0] q );always (posedge clk)beginif (reset 1b1)q < 4b0;else if (ena 1b1)beginif (q 4h9)q < 4b0;elseq < q 1b1 ; endend endmo…

Verilog Language--Modules:Hierarchy--Module pos

网址：https://hdlbits.01xz.net/wiki/Module_pos module top_module ( input a, input b, input c,input d,output out1,output out2 );mod_a mod_a(out1,out2,a,b,c,d);endmodule

Circuits--Sequential Logic--Shift Registers--Rotate 100

网址：https://hdlbits.01xz.net/wiki/Rotate100 module top_module(input clk,input load,input [1:0] ena,input [99:0] data,output reg [99:0] q); always(posedge clk)beginif(load 1b1)q < data;else begincase(ena)2b01: q < {q[0],q[99:1]};2b10: q …

浅谈Altera和Xilinx的FPGA区别

对于Altera和Xilinx的FPGA，可以分为两个方面去比较一下，基本逻辑资源和内部基本架构。从目前企业中做开发使用的广泛性来说，Xilinx占得比重确实是大一些，但是从其他方面来说，比如价格，相对而言Altera的…

《信息与编码》考试复习笔记4----第四章离散信道容量

系列文章链接目录一、《信息与编码》考试复习笔记1----第一章概论二、《信息与编码》考试复习笔记2----第二章离散信息源三、《信息与编码》考试复习笔记2----第二章离散信息源相关例题四、《信息与编码》考试复习笔记3----第三章无失真离散信源编码（重要&#…

FPGA中同步复位，异步复位介绍

在FPGA逻辑编写时，经常会用到复位操作，那究竟是用同步复位了，还是异步复位了？这两者究竟有什么区别了？ 同步复位：复位信号和时钟同步，当时钟上升沿检测到复位信号，执行复位操作异…

使用ISE进行仿真前先编译仿真库

在使用ISE进行modelism仿真前，要先对仿真库进行编译，如图双击Compile HDL Simulation Library，进行库编译。编译完成后，在切换到simulation界面，选择功能仿真或者时序仿真，就可以进行仿真了！…

Libero工程之三温设置

对于不同器件有商业级、工业级和军用级三种温度范围。在libero中进行不同温度下的仿真时，可以直接在desiger工具中tools->device selection中的teperature选项中，把rang项选择为custom，就可以自定义三温的范围啦。而在xilinx中的环境中&am…

Verilog Language--More Verilog Features--Bcdadd100

网址：https://hdlbits.01xz.net/wiki/Bcdadd100 module top_module( input [399:0] a, b,input cin,output cout,output [399:0] sum );reg ci,co;reg

Circuits--Sequential Logic--Latches and Flip-Flops--Edgedetect

网址：https://hdlbits.01xz.net/wiki/Edgedetect module top_module (input clk,input [7:0] in,output [7:0] pedge );reg [7:0] r_in;always

Circuits--Sequential Logic--Shift Refisters--Lfsr5

网址：https://hdlbits.01xz.net/wiki/Lfsr5 module top_module(input clk,input reset, // Active-high synchronous reset to 5h1output [4:0] q ); always(posedge clk)beginif(reset 1b1)q < 5h1;else beginq[4] < 1b0 ^ q[0];q[3] < q[4];q[2] &l…

Circuits--Sequential Logic--Counters--Count clock

网址：https://hdlbits.01xz.net/wiki/Count_clock 自己写： module top_module(input clk,input reset,input ena,output pm,output [7:0] hh,output [7:0] mm,output [7

AMBA总线协议（9）——APB

一、前言在之前的文章中，我们详细地介绍了AHB的相关内容，在这篇文章里我们会开始APB总线的学习，由于APB总线协议的内容真的非常少（手册才34页，比起那些动辄成百上千页的手册来说真的太友好啦），…

Verilog Language--More Verilog Features--Vector100r

网址：https://hdlbits.01xz.net/wiki/Vector100r module top_module( input [99:0] in,output reg [99:0] out ); reg [99:0] i;alway

Verilog Language--Procedures--Always casez

网址：https://hdlbits.01xz.net/wiki/Always_casez // synthesis verilog_input_version verilog_2001 module top_module (input [7:0] in,output reg [2:0] pos );always(*)begincasez(in[7:0])8bzzzzzzz1: pos 3d0;8bzzzzzz1z: pos 3d1;8bzzzzz1zz: pos 3d2…

modelsim找不到库的问题

当quartus ii和libero一起安装在同一台电脑上时，在调用modelsim时，会容易出现找不到库的问题，解决的办法就是在quartus ii 和 libero的modelsim.ini文件里添加相应的库路径。比如我的工程找不到Proasic3e的库，那么就在.ini文件里添…

Verilog Language--Procedures--Always nolatches

网址：https://hdlbits.01xz.net/wiki/Always_nolatches // synthesis verilog_input_version verilog_2001 module top_module (input [15:0] scancode,output reg left,output reg down,output reg right,output reg up ); always@(*)begincase

Circuits--Combinational Logic--Karnaugh Map to Circuit--Kmaps

网址：https://hdlbits.01xz.net/wiki/Kmap3# module top_module(input a,input b,input c,input d,output out ); assign out a | (~b & c); //b为无关项endmodule

Modelsim 使用教程（3）——Projects

目录一、概述二、设计文件及tb 2.1 设计文件 counter.v 2.2 仿真文件 tcounter.v 三、操作流程 3.1 Create a New Project（创建一个新的工程） 3.2 Add Objects to the Project（把代码加入项目） 3.3 Compile the …

深入浅出AXI4协议（1）——概述

写在前面从这篇文章开始，我们将正式进入AXI4协议的学习，在xilinx系列的FPGA中，AXI4协议的使用是非常广泛的，很多的IP核都会支持AXI接口，而如果使用的是zynq系列，那AXI协议的学习更是重中之重。但是作为一款…

FPGA时序分析与约束（0）——目录与传送门

一、简介关于时序分析和约束的学习似乎是学习FPGA的一道分水岭，似乎只有理解了时序约束才能算是真正入门了FPGA，对于FPGA从业者或者未来想要从事FPGA开发的工程师来说，时序约束可以说是一道躲不过去的坎，所以这个系列我们会详细介…

FPGA设计中管脚电平配置及上下拉的问题

在FPGA设计中一般需要对管脚进行电平属性配置，包括LVTTL、LVCOMS等等，具体电压范围可以参考ISE管脚约束设置参数详解. 此外，对于在设计中未使用的管脚一般要进行上拉设置，在Quartus ii 的环境中，在assignment->dev…

【五一特刊】FPGA零基础学习：IIC协议驱动设计

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机…

Vivado增量编译：加速FPGA设计实现的利器

随着FPGA设计的复杂度不断提高，设计人员需要选择更为高效的设计流程来保证开发效率和减少开发成本。其中，Vivado增量编译是一种非常重要的设计流程。本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项。通过阅读本文可以了解&#xff1…

AD9371 系列快速入口

参考资料： AD9371 JESD204 Interface Framework Generic JESD204B block designs AD9371 & AD9375 Prototyping Platform User Guide ADI™ Reference Designs HDL User Guide 相关设备 ： ZCU106ADRV9371CPRO33-30.726 dB 衰减 AD9371ZCU102 移植到…

HDLBits：在线学习Verilog（六 · Problem 25-29）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

Xilinx FPGA平台GTX简易使用教程（一）GTX基础知识

理解GTX的必备姿势，学起来！ 汇总篇： Xilinx FPGA平台GTX简易使用教程（汇总篇） 目录一、什么是GTX？ 二、Quad/Channel 三、PMA与PCS 四、GTX收发处理流程五、其他内容一、什么是GTX？ G…

作业2：用Verilog实现12进制计数器

1.新建工程文件 2.新建Verilog文件，注意文件名称必须与工程相同， 编写完成后的文件如下图所示通过TOOL工具栏的相关选项查看工程的RTL文件如下图所示通过建立VWF仿真文件，并且加入使能信号、时钟信号后观察仿真的结果如下图所示。

QuartusII仿真通过但上板验证不过

如果工程里面使用RAM或者ROM，并且使用“.hex”或者“.mif”文件来实现其初始化，那么这些文件存放文件夹的位置会影响结果输出，最好将其放在工程文件同目录下，或者放在“output_files”文件夹下，不然会出现仿真结果和上…

HDLBits：在线学习 Verilog （十四 · Problem 65-69）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

状态机的安全实现

在设计中，为了保证状态机的正确运行，一般在综合时选择状态机安全实现，能够使状态机进入错误状态时，自动跳转到复位状态。在使用synplify 进行综合时，首先需要将综合选项FSM compiler和FSM Explorer去掉，关…

Circuits--Sequential Logic--Finite State Machines--Fsm2

网址：https://hdlbits.01xz.net/wiki/Fsm2 module top_module(input clk,input areset, // Asynchronous reset to OFFinput j,input k,output out); // parameter OFF=0, ON=1; reg state, next_state;always @

FPGA | 带你深入了解FPGA开发设计之设计输入综合

FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照下图进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势…

Circuits--Sequential Logic--Finite State Machines--Fsm1s

网址：https://hdlbits.01xz.net/wiki/Fsm1s // Note the Verilog-1995 module declaration syntax here: module top_module(clk, reset, in, out);input clk;input reset; // Synchronous reset to state Binput in;output out;// reg out;// Fill in state name declar…

【Petalinux】制作SD卡操作系统启动

Vivado 添加 SD0 导出hdf 制作SD卡 https://mathd.blog.csdn.net/article/details/135217761 【Petalinux】下为空白SD卡建立BOOT，rootfs分区 Petalinux 生成 Petalinux 框架 petalinux-create --type project --template zynq --name sdtest进入 sdtest 文件…

Circuits--Sequential Logic--Finite State Machines--Fsm3comb

网址：https://hdlbits.01xz.net/wiki/Fsm3comb module top_module(input in,input [1:0] state,output [1:0] next_state,output out); //parameter A=0,</

PYNQ-Z2开机自执行jupyter notebook脚本或.py文件教程

注意ipython不能用的话用ipython3

（二）多路选择器

使用always（testbench不会变） timescale 1ns/10psmodule device(a,b,sel,y); input a,b; input [1:0]sel; //括号要写在前面 output y; reg y; always(a or b or sel)//敏感变量列表要写全 beginif(sel1)beginy<a^b;endelsebeginy<a&b;end en…

修改PYNQ-Z2的固定IP

修改PYNQ-Z2板卡的固定IP 由于要做一些UDP网络通信，所以修改好固定IP更方便一些 （1）将PYNQ-Z2板卡使用主机电脑的usb供电，下载PuTTY软件并打开， 选取usb对应的串口号，并输入波特率为115200，选…

Modelsim 用户手册（1）——Introduction

目录一、操作结构和流程（ Operational Structure and Flow） 二、仿真任务概述（Simulation Task Overview） 三、仿真基本步骤（ Basic Steps for Simulation） 3.1 基本概念 3.1.1 文件和库映射&#xf…

孩子都能学会的FPGA：第十八课——用FPGA实现定点数的除法

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

Xilinx FPGA SPIx4 配置速度50M约束语句（Vivado开发环境）

qspi_50m.xdc文件： set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design] set_property CONFIG_VOLTAGE 3.3 [curren…

使用SystemVerilog简化FPGA中的接口

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA&#…

Circuits--Swquential Logic--Shift Registers--Shift4

网址：https://hdlbits.01xz.net/wiki/Shift4 module top_module(input clk,input areset, // async active-high reset to zeroinput load,input ena,input [3:0] data,output reg [3:0] q); always(posedge clk or posedge areset)beginif(areset 1b1)q < 4d…

Circuits--Sequential Logic--Shift Registers--Shift18

网址：https://hdlbits.01xz.net/wiki/Shift18 module top_module(input clk,input load,input ena,input [1:0] amount,input [63:0] data,output reg [63:0] q); always(posedge clk)beginif(load 1b1)q < data;else if(ena 1b1)begincase(amount)2b00: q &l…

FPGA入门实验一: 项目创建、编译和下载

1.选择New Project Wizard 新建一个工程，工程名称和顶层文件名称相同，如下图 2.选择芯片型号 Cyclone III 下484个引脚的EP3C16F484C，然后直接点击Finish完成创建即可。 3.为工程添加.BDF文件，取名和工程文件相同 4.在BDF文件的空…

Circuits--Sequential Logic--More Circuits--Rule110

网址：https://hdlbits.01xz.net/wiki/Rule110 module top_module(input clk,input load,input [511:0] data,output [511:0] q ); reg [511:0] q_l;reg [511:0] q_r;assign q_l {1b0, q[511:1]};assign q_r {q[510:0] , 1b0};always(posedge clk)beginif (load…

SystemVerilog学习（11）——覆盖率

目录一、概述二、覆盖率的种类 1、概述 2、分类三、代码覆盖率四、功能覆盖率五、从功能描述到覆盖率一、概述 “验证如果没有量化，那么就意味着没有尽头。” 伴随着复杂SoC系统的验证难度系数成倍增加，无论是定向测试还是随机测试&#xff…

Circuits--Combinational Logic--Basic Gates--Gatesv100

网址：https://hdlbits.01xz.net/wiki/Gatesv100 module top_module( input [99:0] in,output [98:0] out_both,output [99:1] out_any,output [99:0] out_different );assign out_both in[98:0] & in[99:1];assign out_any in[99:1] | in[98:0];assign out_d…

Circuits--Sequential Logic--Finite State Machines--Fsm3s

网址：https://hdlbits.01xz.net/wiki/Fsm3s module top_module(input clk,input in,input reset,output out); //parameter A=0, B=1, C=2, D=3;reg

FPGA | 详解FPGA开发仿真以及静态时序分析

【往期回顾】带你深入了解FPGA开发设计之设计输入&综合详解FPGA开发设计之布局布线&约束仿真 Simulation 在经过前面从设计输入到综合再到布局布线过程的介绍后，我们来集中探讨一下，在这些过程中涉及到的相应的仿真。仿真，字…

FPGA入门实验

实验一用1个拨码开关控制所有的LED灯亮灭画原理图： 定义管脚： 结果图： 实验二 **1、放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制…

FPGA至简设计学习案例200例-每周定时更新

MDY最新推出《FPGA至简设计案例200例》项目，每周固定更新至少1个案例，供大家参考学习。 FPGA至简设计200例V20201026：增加OV7670摄像头显示案例 FPGA至简设计200例V20201102：增加LCD显示叠加图片 FPGA至简设计200例V20201116&…

《Xilinx - UG471中文翻译》（3）OSERDESE2原语介绍

FPGA大部分拿来做接口，不就是靠的SelectIO么~ 目录一、前言二、输出（并-转-串）逻辑资源 2.1数据（并-转-串）转换器 2.2 3-State Parallel-to-Serial Conversion 三、OSERDESE2原语介绍 3.1 OSERDESE2框图 3.2 O…

fpga资料

Artix7 FPGA修炼秘籍2018版》Artix7-MIA7X MIA701 老版本资料下载地址 http://www.osrc.cn/forum.php?modviewthread&tid1602&extrapage%3D1 VIP suite Genlock example design https://fpgawiki.intel.com/wiki/VIP_suite_Genlock_example_design PYNQ 用Python运…

基于FPGA的图像差分运算及目标提取实现,包含testbench和MATLAB辅助验证程序

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2022/07/28 01:51:…

《Clock Domain Crossing》翻译与理解（1）亚稳态

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文先介绍亚稳态。亚稳态亚稳性是指在设计的正常操作过程中的某个…

Vivado2018.1约束文件中使用#报错记录

在使用vivado做两位十进制数倒计时动态显示时，出现以下错误。提示错误： [DRC NSTD-1] Unspecified I/O Standard: 4 out of 34 logical ports use I/O standard (IOSTANDARD) value DEFAULT, instead of a user assigned specific value. This may ca…

数字芯片设计——出窗

前言：在图像处理和AI算法领域，由于经常需要与卷积核进行卷积运算，所以需要对串行数据进行出窗处理，比如对输入信号进行缓存，之后输出一个N*N大小的窗口，本文主要讲解缓存出窗的常用思路。需求对串行输入…

基于FPGA的自动白平衡算法实现

1 概述在机器视觉中，白平衡（White Balance）是很多彩色成像设备的必备功能。白平衡按照校准方式可分为自动白平衡和手动白平衡。首先，白平衡的提出是由于不同环境下不同的光源具有不同的色温，即不同的光谱分布。也就是…

ZCU106+ADRV9371+CPRO33-30.72+6 dB 衰减

文章目录一、ZYNQ 平台二、ADRV9371三、CPRO33-30.72四、衰减器一、ZYNQ 平台之后使用 Zynq UltraScale MPSoC ZCU106，XCZU7EV 器件配备四核 ARM Cortex™-A53 应用处理器、双核 Cortex-R5 实时处理器、Mali™-400 MP2 图形处理单元、支持 4KP60 的 H.264/H.265…

工业通讯 | Soc-e在FPGA上为任务关键型应用量身定制的IEEE 1588感知以太网交换机

摘要现代FPGA和可重配置平台的长期供应，灵活性和集成能力已使这些器件成为航空航天和国防市场上新型嵌入式设备的首选技术。同样，以太网技术与用于亚微秒定时同步的IEEE 1588标准的使用相结合，简化了这些系统之间的集成和互操作性。此外&a…

modelsim功能仿真，综合仿真和时序仿真

收藏一篇关于modelsim三种仿真解析的文章，解释的比较清晰，侵删！ 原文地址：https://www.cnblogs.com/sccdlyc/archive/2012/08/13/2637135.html 之前玩fpga时一直用modelsim仿真，现在玩ASIC老师要求用NC了。在这里我就简…

基于FPGA的简易时钟（含verilog源码）

基于FPGA的简易时钟（含verilog源码） 功能分析 1. 具有显示时、分、秒、计时功能，按24小时制计时；(本例实现) 2. 具有校时功能，能够对“时”和“分”进行校时； 3. 具有闹钟功能； 正常计时功能 …

Verilog Language--Vectors--Vector5

网址：https://hdlbits.01xz.net/wiki/Vector5 module top_module (input a, b, c, d, e,output [24:0] out );//// The output is XNOR of two vectors created by // concatenating and replicating the five inputs.assign out ~{{5{a}},{5{b}},{5{c}},{5{d}},{…

数字芯片设计中的面积优化方法

前言：数字芯片设计工程师在设计的时候要考虑三个方面，PPA，即Performance、Power和Area。本文讲解在实际项目中，如何对前端面积进行有效优化。理论方法本文首先参考书籍《FPGA设计实战演练（高级技巧篇）》…

数字芯片设计——握手与反压

前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。目录握手协议握手与反压反压不带存储体的反压

当vivado找不到ila时候

添加ltx文件；之后会进行refresh ； 注意不是烧写bit/pdi

Circuits--Basic Gates--Popcount3

网址：https://hdlbits.01xz.net/wiki/Popcount3 module top_module( input [2:0] in,output [1:0] out );//assign out in[0]in[1]in[2];assign out[0] in[0]^in[1]^in[2];assign out[1] in[0]&in[1] | in[0]&in[2] | in[1]&in[2];endmodule

AD9371 官方例程裸机SW 和 HDL配置概述（三）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

FPGA数字系统设计（3）——数据流级建模

一、数据流级建模语法数据流级建模的语句也成为连续赋值语句，用于对网线的赋值，以关键字assign为语法标识。 1、语法结构 assign 网线信号名运算表达式； 例 assign and1 (~En)&(~S1)&(S0)&(A); assign Y En ? 0:(S1 ? (S…

RFSoC Debug：Petalinux 不显示 flash选项

这个板子和NI的X410是一样的。问题不显示Flash选项 [*] Advanced bootable images storage Settings ---> boot image settings ---> Image storage media (primary flash) --->解决在Block Design中添加SD卡或者Flash选项，否则就不会显示&#xff1…

在FPGA板上用Verilog实现车牌识别

一个车牌识别系统先在Matlab中实现，然后将其在FPGA Xilinx Spartan-6上使用Verilog实现。以下是FPGA上系统的测试环境。图像存储器： 存储10个图像并将其转换为.dat格式（gray data）。我们使用$ readmemh（可复合&#…

使用Verilog HDL在FPGA上进行图像处理

该FPGA项目旨在详细说明如何使用Verilog处理图像，读取Verilog中的输入位图图像（.bmp），处理并将处理结果用Verilog写入输出位图图像。提供了用于读取图像，图像处理和写入图像的完整Verilog代码。在这个FPGA Verilog项…

虹科FPGA | 从应用广泛的FPGA芯片板卡到基于FPGA的应用系统集成

应用广泛的FPGA芯片板卡支持各种接口、协议，提供超高速并行化数据处理能力，作为加速数据处理的重要组件，FPGA已经开始了它在数据中心领域的广泛使用。除了像边缘数据采集传输、处理之外，FPGA也逐渐开始进入其他类型和规模的数据中…

数字电路（四）多级输出

多级电路什么是多级电路：级数大于一个级的电路如何读电路的级数：由外向里，层层数多级电路的优缺点：优点是可以减少门和输入的数量，进而减少成本，缺点是增加电路的延时如何得到多级电路：因式分…

Xilinx FPGA芯片内部时钟和复位信号使用（Spartan-6、Artix-7和Kintex-7）

如果FPGA没有外部时钟源输入，可以通过调用STARTUP原语，来使用FPGA芯片内部的时钟和复位信号，Spartan-6系列是50MHz，Artix-7、Kintex-7等7系列FPGA是65MHz。 Spartan-6系列 wire clk_50m; wire rst_n;STARTUP_SPARTAN6 STARTUP_SPARTAN6_inst (.CFGMCLK(clk_50m), // …

SPI接口的FPGA实现（二）——配置DAC

这一篇主要结合DAC81416的datasheet来进一步阐述如何配置DAC。先附上DAC81416的datasheet的链接。一、datasheet概述如果自己不做电路板，DAC81416的datasheet需要关注的方面并不多。该DAC一共16个输出通道，可以通过一系列的配置其内部寄存器的操作输…

FPGA仿真--前仿真和后仿真

初学者学习FPGA，必定会被它的各种仿真弄的晕头转向。比如，前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL级仿真、综合后仿真、门级仿真、布局布线后仿真等。 Quartus和Modelsim软件的仿真形式 Quartus II有两种仿真形式：1、功能仿真&…

VScode中写Verilog时，iverilog语法自动纠错功能不起作用

VScode中编写Verilog时，iverilog语法自动纠错功能不起作用问题：按照教程搭建vscode下Verilog编译环境，发现语法纠错功能一直无效，检查了扩展Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的配置也没有任何问题。错误原因&a…

verilog readmemh readmemb

用法 $readmemh("hex_mem_file", mem, [start_address], [end_address]) $readmemb("bin_mem_file", mem, [start_address], [end_address])hex_mem_file 十六进制文本空格分隔 bin_mem_file 二进制文本空格分隔 mem 存储数组 start_address 起始地址可…

嵌入式软件开发工程师与FPGA开发工程师

我是一名初入职场的萌新，工作不久从嵌入式软件工程师转到了FPGA工程师，这篇文章简单讲讲两者的区别。嵌入式软件工程师无非分为两大类，在Windows平台下做嵌入式软件开发和在Linux平台下做嵌入式软件开发，我起初是在Windows平台下…

FPGA数字系统设计（7）——完整的module参考模型

一、一个完整的module的结构的参考模型： define AAAA BBBB //宏定义 include "CCCC.v" //文件包含 timescale 1ns/1ns //时间刻度定义 // module DDDD （完整的端口列表&am…

FPGA 降频实现led的闪烁，LED不闪烁

在让led灯闪烁的试验中 ，若频率过高那我们的人眼是看不出led的闪动的，若FPGA的主频的为50MHZ，程序中通过计数来构造低频的脉冲达到led的闪烁，假设我们最后频率想降为Y，程序中的计数为X，则满足 1/50M*X*21/Y…

Xilinx Zynq-7000系列FPGA任意尺寸图像缩放，提供两套工程源码和技术支持

目录 1、前言免责声明 2、相关方案推荐FPGA图像处理方案FPGA图像缩放方案 3、设计思路详解HLS 图像缩放介绍 4、工程代码1：图像缩放 HDMI 输出PL 端 FPGA 逻辑设计PS 端 SDK 软件设计 5、工程代码2：图像缩放 LCD 输出PL 端 FPGA 逻辑设计PS 端 SDK 软件设…

fpga串口发送图片到DDR2并使用VGA显示

在640X480的刷新率下显示480X272的图片，其中使用DDR2作为缓存介质；fpga为altera EP4CE30F23C6 首先使用Image2Lcd软件将图片转成对应尺寸和RGB数组；具体步骤如下，下面是转换后的示例； 具体代码：//download…

Verilog Language--Modules:Hierachy--Module add

网址：https://hdlbits.01xz.net/wiki/Module_add module top_module(input [31:0] a,input [31:0] b,output [31:0] sum );reg r_cout;reg [15:0] sum1;reg [15:0] sum2;add16 add16_inst1(.a (a[15:0] ),.b (b[15:0] ),.cin(1b0), .sum (sum1 ),.cout(r_cout) )…

FPGA时序约束的一些基本概念

1、在约束时，有4个常见的概念： Cell:指在fpga内部的功能模块，比如寄存器，存储器块等； Pin:指的是每个模块的输入输出引脚； Net：指连接各个Pin之间的网络； Port:实际指的就是fpg…

【SpinalHDL】1. Getting Started

1. Getting Started 1.1 SpinalHDL开发环境的搭建开发环境的搭建参考SpinalHDL 开发环境搭建一步到位（图文版） - 极术社区 - 连接开发者与智能计算生态就可以了，so detail. 重点在于sbt切换为国内源，可以参考如下链接Windows上…

用74161设计十二进制计数器

1.74161为十六进制计数器，设计十二进制计数器时1片就可以满足要求。 2.新建BDF文件及保存工程同前篇。 3.将所需要的元器件和引脚拖入区域内并完成连接，如图1所示图1 十二进制计数器连接图 4.建立VWF文件，仿真后得到结果如图2

FPGA时序约束中常用公式推导

在fpga工程中加入时序约束的目的： 1、给quartusii 提出时序要求； 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求； 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。举个形象的比喻：就好比我要…

FPGA源同步输出时序约束（二）

FPGA源同步输出约束（一）主要是介绍了输出时钟的几种产生方式以及对应的约束指令，本节主要介绍源同步输出延迟的几种约束方法：(1)system-centric 以系统为中心进行约束 (2)FPGA-centric 以fpga为中心进行约束。以及输出最大最小延迟…

关于资源中下载积分的说明

因为本人以前不了解CSDN的动态调整下载积分的规则，以前所有的资源都默认设置成了动态调整下载积分，结果导致资源所需下载积分越来越高，这并不是我的本意。现在已经修改成不允许动态调整下载积分了。以后我上传的资源所需下载积分0-5分&#x…

基于FPGA+stm32的的等精度频率计

整体功能：实现正弦波（方波）的频率和周期测量，并测量方波信号占空比测量方法： 1.频率测量：使用等精度测量方法：等精度测量，由于设置的门控时间是5000个待测的信号的周期&#xff0…

FPGA认识相关来自jimfan博客

http://bbs.ednchina.com/BLOG_ARTICLE_3010377.HTM — FPGA组合逻辑部件LUT的基本原理数字逻辑电路一般都是时序部件(触发器)组合逻辑(与门，或门，异或门等)来完成一系列的功能。既然完成一个特定的功能可以通过组合逻辑来实现，为什么要引…

基于matlab的fpga硬件在环仿真

准备工作首先在matlab下的simulink中创建测试模块，通过测试模块产生信号，再传送到FPGA。FPGA处理后将信号无处理传送回matlab。首先创建板子信息根据本机软件安装地址修改对应的ToolPath,ToolName是根据软件固定好的； xilinx ISE的示例…

Vivado导入浮点数据

1、MATLAB生成double类型数据，并导出到文件中。 signal randn(1000,1); writematrix(sinwave,‘signal.dat’,‘Delimiter’,’ ‘); 2、Vivado导入浮点数据 DataSource_Inputfopen("signal.txt","r");while(fopen("signal.txt",&qu…

2021年5月27日【Jiawei_Z】FPGA中心焊盘遇坑

altium designer应用技巧—cyclone IV代芯片底部焊盘问题之前一直有发现中心焊盘在画PCB的时候，PCB封装没有做进去，在调试过程中就会遇到很多奇怪的问题：比如说FPGA就跑不起来。首先对于 altera 公司的FPGA芯片来讲，在cyclone…

RTL编码（2）——模块优化

一、顶层模块的划分在RTL编码中，我们是以模块为单位进行设计的，模块之间的连接和嵌套关系对于电路结构有着很大的影响。一个好的系统设计中，我们应该使得模块尽量满足以下两个标准： 顶层模块扁平化内部模块层次化 1.1 顶层模块扁…

影响FFT运算精度的主要配置项

对FFT运算精度影响较大的因素包括  FFT架构；Radix-4、Radix-2、Pipeline、Radix-2 Lite  输入数据位宽  旋转因子位宽  每个阶段的缩放因子  FFT点数 1、 FFT架构对FFT运算精度的影响整体而言，Radix-2精度最高，Pipeline次之&#…

获取Xilinx FPGA芯片IDCODE的4种方法（支持任何FPGA型号）

文章目录方式1：官方文档方式2：一个头文件方式3：BSDL文件方法4：芯片IDCODE在线搜索网站Xilinx FPGA部分型号IDCODE汇总方式1：官方文档对于常用的Spartan-6系列可以在UG380文档中找到对应的IDCODE，Sparta…

安装xilinx烧写器驱动

安装完vitis和vivado后，默认并没有安装烧写器驱动，需要手动安装下。方法： 定位到安装目录，D:\Xilinx\Vivado\2019.2\data\xicom\cable_drivers\nt64\dlc10_win7，注意：一定要选dlc10_win7，不要…

FPGA(VHDL)语音识别

在Altera DE0上使用MATLAB和VHDL的简单语音识别系统。介绍该项目是一个试验，目的是在低端和教育性FPGA（如Altera DE0）上开发简单的语音识别引擎。耗尽低端FPGA的局限性并驯服它们来做高级工作也是一个简单的挑战。设计该系统的目的是识…

云服务器（一）基本操作

xshell远程连接云服务器(乌班图) 修改密码注意乌班图默认是禁止ssh远程登录的，需要进行设置参考此处 VNC图形界面添加防火墙规则：VNC使用的是TCP协议默认端口5901远程ssh连接安装一些必备的包： apt install gnome-panel gnome-settings…

（一）基本门编写和仿真

8位非门 timescale 1ns/10psmodule device(A,Y); input [7:0]A; output [7:0]Y; assign Y~A; endmodulemodule device_tb; reg a; wire y;device device(.A(a),.Y(y));initial begina<8h01; #10 a<8h02; #10 a<8h03; #10 a<8h05; #10 a<8h09; #10 a<8…

第七章：Linux磁盘与文件管理系统

什么是文件系统文件系统是一个将线性储存空间转化为树型层级结构的软件索引式文件系统和非索引式文件系统 FAT是非索引，比如说U盘ext2是索引（有inode） 碎片整理 FAT需要不时进行碎片整理ext2基本不太需要磁盘分区磁盘分区是使用分区…

74161设计二十进制计数器

1. 2^4<20<2^8，因此在设计中要用到两片74161芯片。 2. 新建BDF文件，保存工程。 3.将所需要的元器件和引脚拖入区域内并完成连接，如图1所示图1. 二十进制计数器连接图 4.建立VWF文件，仿真后得到结果如图2 图2、仿真结…

边沿检测门控时钟

边沿检测输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下： 基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器…

verilog描述一个一百进制计数器（两位数码管显示）

FPGA可以实现多种多样的时序电路，用Verilog语言可以描述任意进制的计数器。本文描述了一个一百进制的计数器，由两个十进制计数器级联而成。每个十进制计数器可以送显至一位数码管。资源链接： https://download.csdn.net/download/benchusp…

Xilinx平台SRIO介绍（一）RapidIO协议介绍

菜鸟到老鸟：会用工具； 老鸟到大佬：深入理解原理。 ——FPGA大叔沃自己硕得目录一、RapidIO背景介绍二、RapidIO协议概述 2.1 包与控制符号 2.2 包格式 2.3 事务格式与类型 2.4 消息传递 2.5 全局共享存储器 2.6 流量控制 2.7 串…

Circuits--Sequential Logic--Finite State Machines--Lemmings4

网址：https://hdlbits.01xz.net/wiki/Lemmings4 module top_module(input clk,input areset, // Freshly brainwashed Lemmings walk left.input bump_left,input bump_right,input ground,input dig,output walk_left,output walk_right,output aaah,output digging); pa…

SystemVerilog学习（7）——面向对象编程

一、概述对结构化编程语言,例如Verilog和C语言来讲，它们的数据结构和使用这些数据结构的代码之间存在很大的沟壑。数据声明、数据类型与操作这些数据的算法经常放在不同的文件里,因此造成了对程序理解的困难。 Verilog程序员的境遇比C程序员更加棘手,因为 Verilog …

Verilog Language--Modules:Hierarchy--Module addsub

网址：https://hdlbits.01xz.net/wiki/Module_addsub module top_module(input [31:0] a,input [31:0] b,input sub,output [31:0] sum )

FPGA中浮点运算实现方法——定标，fpga浮点运算

有些FPGA中是不能直接对浮点数进行操作的，只能采用定点数进行数值运算。对于FPGA而言，参与数学运算的书就是16位的整型数，但如果数学运算中出现小数怎么办呢？要知道，FPGA对小数是无能为力的，一种解决办法就…

FPGA的通用FIFO设计verilog，1024*8bit仿真，源码和视频

名称：FIFO存储器设计1024*8bit 软件：Quartus 语言：Verilog 本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到 reg [7:0] ram [1023:0];//RAM。深度1024，宽度8 代码功能： 设计一个基于FPGA…

FPGA数字系统设计（6）——时序逻辑电路设计

用always(posedge clk)描述时序逻辑电路的基础——计数器（在每个时钟的上升沿递增1） 　　例1.四位计数器(同步使能、异步复位) // Module Name: counter_4bit // Description: 4bit异步复位同步使能二进制计数器 module counter_4bit(input clk, …

51单片机学习笔记（清翔版）（13）——LED点阵、74HC595

如图3，点阵屏分单色和彩色，点阵屏是由许多点组成的，在一个点上，只有一颗一种颜色的灯珠，这就是单色点阵屏，彩色的在一个点上有三颗灯珠，分别是RGB三原色。图4你可能没看出来，那么大…

FPGA时序分析与约束（2）——时序电路时序

一、前言在之前的内容中，我们介绍了组合电路的时序问题和可能导致的毛刺，强烈推荐在阅读前文的基础上再继续阅读本文， 前文链接：FPGA时序分析与约束（1）——组合电路时序这篇文章中，我们将继续…

Modelsim查看覆盖率

基于System Generator 的音频信号采集与输出

单声道音频信号采集与输出格式工厂可以将音频转成对应的声道输出，这里将MP3音频转成了单声道的音频文件； 采样频率：采样频率Fs应该不低于声音信号中最高频率2倍。一般音频文件有几个固定的采样频率：11025Hz、22050Hz、44100Hz、…

Xilinx Petalinux 相关安装包

最近要学习用xilinx的zynq，需要下载相关的资源。国内的网速实在惊人，在此放一个百度网盘的链接，供人下载。 petalinux-v2018.2-final-installer.runxilinx-zc706-v2018.3-final.bspxilinx-zc706-v2018.2-final.bsp其他等待上传更新链接&…

Xilinx FPGA平台DDR3设计保姆式教程（4）DDR3读写测试

实验任务： 将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。汇总篇： Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、前言二、系统方案 2.1方案设计 2.1.…

Xilinx FPGA平台GTX简易使用教程（三）GTX复位与初始化

所有IP核没有正确工作，原因一半是时钟，一半是复位。汇总篇： Xilinx FPGA平台GTX简易使用教程（汇总篇） 目录前言一、复位与初始化二、复位模式三、CPLL复位四、QPLL复位五、GTX TX初始化与复位 5.1 GTX TX…

《Xilinx - UG471中文翻译》（汇总篇）

看到英文手册，内心是虚的，但是真正看进去的时候，发现都是“纸老虎” 目录前言一、《Xilinx - UG471中文翻译》（1）IDELAYE2原语介绍二、《Xilinx - UG471中文翻译》（2）ISERDESE2原语介绍三…

同步FIFO的verilog实现（2）——高位扩展法

一、前言在之前的文章中，我们介绍了同步FIFO的verilog的一种实现方法：计数法。其核心在于：在同步FIFO中，我们可以很容易的使用计数来判断FIFO中还剩下多少可读的数据，从而可以判断空、满。关于计数法实现同步FIFO的详…

FPGA和usb2.0 CY7C68013通信实现bulkloop

步骤具体的FPGA代码具体的usb固件程序和驱动首先安装usb2.0芯片的电脑驱动，CySuiteUSB_3_4_7_B204.exe； win10下禁用系统签名，设置-更新和安全-恢复-高级启动-立即重启-疑难解答-高级选项-启动设置-重启-输入数字7-完成&#xff1b…

Verilog编程总结（一）

主程序 assign赋值主程序里面只需要写 input，ouput和assign赋值assign格式： assign y~a；多位赋值的时候也使用这个语句如果变量是多位使用input[7:0] A;这样的格式在反码输出逻辑里面使用了wire[6:0] b;来定义中间变量 always赋值 reg y…

用verilog设计双端口RAM（带下载链接）

简单双端口RAM设计（带下载链接） 1，设计需求设计一个双端口的RAM，具有独立的读写时钟，独立读写地址和数据端口，具有复位功能，并具有读和写的使能信号。2，端口设计写通道&#xff0…

VHDL: found ‘0‘ definitions of operator “+“, cannot determine exact overloaded...问题解决

目录一、问题二、解决一、问题使用Xilinx ISE14.7编写VHDL代码时，出现以下问题: found 0 definitions of operator "", cannot determine exact overloaded matching definition for ""翻译过来就是：找到运算符“”的“0”定义&a…

静态时序分析简明教程(五)]生成时钟的sdc约束方法

STA的时钟常规约束一、写在前面1.1 快速导航链接二、生成时钟2.1 标识时钟源2.2 时钟命名2.3 设定生成时钟的特性2.3.1 -edges2.3.2 -divide_by2.3.3 -invert2.3.4 -multiply_by2.3.5 时钟沿位移2.4 多个同源时钟2.5 使能组合电路路径2.6 注释时钟三、总结一、写在前面一个数…

在线调试工具ILA和CHIPSCOPE

一、chipscope使用转自: chipscope教程. 二、ILA 使用转自: ila教程. 三、signaltap II 使用链接: 调试利器 SignalTap II简介

Verilog频率计设计

数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数。测频法包括直接测频法、等精度频率测量法、周期法等。数字频率计的原理如图…

Xilinx FPGA平台DDR3设计保姆式教程（2）DDR3各时钟频率及带宽分析

对FPGA而言，时钟就是脉搏，必须理解透彻！ 汇总篇： Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了时钟太重要了，单开一篇来说。目录一、如何知道器件所支持的时钟频率&#xff1f…

从FPGA硬件原理谈谈【建立时间】与【保持时间】

经典面试题：建立时间与保持时间我曾背过这个答案N多遍，但是依然没有理解。直到... 目录一、同步电路设计二、触发器 2.1 D触发器结构 2.2 D触发器工作原理三、建立时间和保持时间一、同步电路设计同步电路系统设计将系统状态的变化与时钟信…

2021年3月10日【Jiawei_Z】很多人都写怎么使用Quartus，我写怎么移除signaltap II文件

在quartus中移除signaltap II文件，有时候我们用signaltap II 观测完波形后， 为了节约资源和提高编译速度（signaltap II 是很消耗资源的，因我们的观测点实际在电路是生成了对应的节点的，）， 需要…

FPGA | 详解FPGA开发设计之布局布线约束

布局布线 Place&Route 1 布局我们前面做的那些设计流程得到的LUT门级网表就好比一个购物清单，即LUT门级网表。网表里提供的仅仅是从逻辑关系上一些LUT结构的连接。我们需要将这些LUT结构配置到FPGA具体的哪个位置。需要说明的是，FPGA里任何硬件结构…

【sv】 pack/unpack stream

https://www.amiq.com/consulting/2017/05/29/how-to-pack-data-using-systemverilog-streaming-operators/ https://www.amiq.com/consulting/2017/06/23/how-to-unpack-data-using-the-systemverilog-streaming-operators/

xilinx aurora8b10b IP核配置解析

aurora8b/10b ip配置解析复位时序上电后GT_Reset和Reset同时复位，GT_Reset提前128clk退出复位，当LaneUp&ChannelUp出现下降沿后触发复位时序，Reset提前进入复位，128个时钟后GT_Reset进入复位状态，GT_Reset保持12…

SystemVerilog（2）——数据类型

一、概述和Verilog相比，SV提供了很多改进的数据结构。它们具有如下的优点： 双状态数据类型：更好的性能，更低的内存消耗队列、动态和关联数组：减少内存消耗，自带搜索和分类功能类和结构：支持抽…

【国产安路FPGA】开发环境在使用过程中遇到问题

2021年1月3日【安路FPGA】开发环境在使用过程中遇到问题 1.在安装TangDynasty的时候，可以到安路的官网去下载对应的安装包，一键安装之后，需要申请license 解决办法：按照申请流程去申请；还有联系fae技术支持&#x…

Vivado：ROM和RAM的verilog代码实现

本文主要介绍ROM和RAM实现的verilog代码版本，可以借鉴参考下。一、ROM设计方法 Read-only memory（ROM）使用ROM_STYLE属性选择使用寄存器或块RAM资源来实现ROM，示例代码如下： //使用块RAM资源实现ROM module rams_s…

虹科FPGA | 详解HLS技术对C语言中循环体进行并行优化

HLS高级综合能够实现软体代码的硬件加速，主要是因为其对代码中的循环体（for，while）等进行了并行性优化，采用流水，展开，合并，嵌套，数据流等方法，将软体中需要一…

AD9371 官方例程 NO-OS 主函数 headless 梳理（一）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

GNU Radio 教程

初学者教程 GNU 无线电简介什么是 GNU 无线电？安装 GNU 无线电你的第一个流程图流程图基础知识 GRC 中的 Python 变量流程图中的变量运行时更新变量信号数据类型转换数据类型包装位流和向量层次块和参数创建和修改 Python 块创建你的第一个块带向量的 Pyt…

MicroBlaze系列教程（10）：AXI_HWICAP的使用

文章目录 @[toc]1. AXI HWICAP简介2. MicroBlaze硬件配置3. 常用函数4. 使用示例1：读取IDCODE5. 使用示例2：从指定地址重新配置6. 参考资料本文是Xilinx MicroBlaze系列教程的第10篇文章。 1. AXI HWICAP简介 AXI_HWICAP，是把ICAP原语封装成了一个AXI接口的IP核，可以通过M…

大一，如何成为一名fpga工程师?

1、数电（必须掌握的基础），然后进阶学模电（选学）， 2、掌握HDL（HDLverilogVHDL）可以选择verilog或者VHDL，建议verilog就行。 3、掌握FPGA设计流程/原理（推…

FPGA | VARON设计流程及示例

本文介绍有关使用VARON的设计流程和基础示例的介绍。设计流程图1显示了VARON的设计流程。第一步，将VARON IP导入用户的目标设计。 VARON IP用RTL（Verilog HDL）编写。这允许用户将VARON IP导入到Verilog HDL或VHDL编写的用户设计和环境中…

触发器(寄存器)与锁存器的异同

触发器(FF)当收到输入时钟脉冲时，便会根据规则改变状态，然后保持这种状态直到收到下一个触发脉冲信号到来。寄存器(register)的存储电路通常是由触发器构成的，因为一个触发器能存储一位二进制数，所以N个触发器就可以构成N位寄存…

SOPC之NIOS Ⅱ实现电机转速PID控制(调用中断函数)

通过FPGA开发板上的NIOS Ⅱ搭建电机控制的硬件平台，包括电机正反转、编码器的读取，再通过软件部分实现PID算法对电机速度进行控制，使其能够渐近设定的编码器目标值。一、问题与改进 SOPC之NIOS Ⅱ实现电机转速PID控制_STATEABC的博客-CSDN…

FPGA数字系统设计（8）——可综合电路及状态机

一、可综合电路行为级可综合语法和数据流级语法合在一起被称为RTL级，该级别的模型是可以被综合成电路进而实现的。 1、module 和endmodule 作为模块声明的关键字，必然是可以被综合的。 2、输入input，输出output和双向端口inout的声明是可以被…

FPGA数字系统设计（4）——行为级建模

行为级建模有两种标志性的结构： initial结构和always结构 initial结构与always结构在一个module可以出现很多次，与数据流建模assign一样。一个module中所有的initial结构和always结构都是同时开始执行的，不以代码中出现的先后顺序区分。但这…

FPGA数字系统设计（2）——门级建模

一、门级建模语法 1、模块定义 module 模块名（端口名1 ，端口名2 ，...）; ... endmodule 例： module MUX4x1(Y,A,B,C,D,S1,S0,EN_); Verilog HDL语言中标识符由字母、数字、美元符号、下划线组成，字母区分大…

Modelsim无法生成LICENSE的问题

按照网上的破解教程，将mgls.dll和mgls64.dll属性都是去掉只读后，点击patch64_dll.bat文件生成LICENSE，发现在弹出的对话框中一直提示找不到其文件，无法正常生成LICENSE。解决方法： 1.按winR键或者在电脑搜索界面中输…

FPGA - 240102 - FPGA期末速成

TAG - F P G A 、期末、速成 FPGA、期末、速成 FPGA、期末、速成 // – 习题1 – //CPLD（Complex Programmable Logic Device）是 Complex PLD 的简称，一种较 PLD 为复杂的逻辑元件。CPLD 逻辑资源多寄存器少，FPGA 逻辑弱而寄存器…

基于FPGA通用异步收发器UART设计

摘要通用异步收发器（UART）是一种能同时支持近距离和远距离传输的异步串行接口，具有传输速率较高、传输距离长、抗干扰性能好、电路结构简单以及节省布线资源等优点。然而，随着社会的发展，信息传输容量越来越大&#…

【Verilog】期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分…

verilog testbench

axis driver https://www.freesion.com/article/56291504499/

画时序图--WaveDrom使用向导

画时序图–WaveDrom使用向导 WaveJSON是一种描述数字时序图的格式。WaveDrom直接在浏览器中呈现图表。元素“signal”是一个波元数组。每个wavane都有两个必填字段:“name”和“wave”。 WaveDrom在线画图步骤一：添加信号下面的代码将创建一个名为“Alfa”的1bit信号，它…

HDLBits：在线学习 Verilog （二 · Problem 10-14）

本系列内容来自于知乎大V：ljgibbs，个人主页为：https://www.zhihu.com/people/ljgibbs，欢迎关注。本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相…

基于FPGA的直流电机PWM控制系统

基于FPGA的直流电机PWM控制系统一，项目要求通过FPGA的数字PWM对电机进行控制。要求可以显示直流电机马达的转速，可以利用按键来控制电机的转速和转动的方向。本工程使用的开发平台为DE1-SOC开发板。利用quartus18.2开发软件。直流电机马达使用电机驱…

HDLBits：在线学习Verilog（五 · Problem 20-24）

本系列内容来自于知乎大V：ljgibbs，个人主页为：https://www.zhihu.com/people/ljgibbs，欢迎关注。本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，…

51单片机学习笔记（郭天祥版）（7）——串行通信

上节课的AD和DA不属于单片机自身的知识，属于单片机的外围器件，不光单片机，DSPU、FPGA、嵌入式系统，AD和DA都是外围设备。掌握的不是很好也没事，用的时候在搞明白原理，要使用的AD、DA说明搞清楚，…

vivado hdmi 1024x600时序

参考链接：vivado hdmi 1024x600时序_hdmi上电时序-CSDN博客

FPGA verilog中波特率的计算

FPGA 主频如果为50M，则时钟周期就是20ns。若数据发送速率为9600dps，则一位数据需要的时间为1000000000/9600 104167ns，则FPGA 传送一位需要翻转104167/205028个周期才可传送一位，所以程序中需计数5028.才可满足9600dps。

51单片机学习笔记（清翔版）（24）——实时时钟DS1302

这是纽扣电池座，焊接后，放上纽扣电池，可作为备用电源，当主电源断点，DS1302会继续走时，继续工作，如果没有，那么断点后，就不会继续走时，会停止。静态RAM&#…

Circuits--Combinational Logic--Basic Gates--Gates

网址：https://hdlbits.01xz.net/wiki/Gates module top_module( input a, b,output out_and,output out_or,output out_xor,output out_nand,output out_nor,output out_xnor,output out_anotb );assign out_and a & b;assign out_or a | b;assign out_xor …

Circuits--Sequential Logic--Latches and Flip-Flops--Edgecapture

网址：https://hdlbits.01xz.net/wiki/Edgecapture module top_module (input clk,input reset,input [31:0] in,output [31:0] out );reg [31:0] r_in;always(posedge clk)beginr_in in;endalways(posedge clk)beginif(reset)beginout < 32d0;endelse beginout…

Circuits--Combinational Logic--Arithmetic Circuits--Bcdadd4

网址：https://hdlbits.01xz.net/wiki/Bcdadd4 module top_module( input [15:0] a, b,input cin,output cout,output [15:0] sum );wire cout1;wire cout2;wire co

Verilog Language--More Verilog Features--Adder100i

网址：https://hdlbits.01xz.net/wiki/Adder100i module top_module( input [99:0] a, b,input cin,output [99:0] cout,output [99:0] sum

Circuits--Sequential Logic--Finite State Machines--Fsm3

网址：https://hdlbits.01xz.net/wiki/Fsm3 module top_module(input clk,input in,input areset,output out); //// State transition logic// State flip-flops with asynchronous reset// Output logicparameter A=0, B=1, C=

读书笔记：单载波频域均衡技术 SC-FDE

原文：https://mp.weixin.qq.com/s?__bizMzU5NzgxNDgwMg&mid2247486891&idx1&sn51e0dc3d28bcf356126dc8ae922f5533&chksmfe4cf6d6c93b7fc0237d4e2107b5671a401db8ed7a8527159ef18333d2b1f48c56b381f846ae&mpshare1&scene1&srcid0117h6K…

学fpga和还是嵌入式?

具体要选哪个，更多还是看个人喜好还有基础知识结构。我们先来明白下两者区别在哪？ 1、嵌入式：分两部分，第一是嵌入式软件开发，主要与嵌入式操作系统、应用软件等有关。第二是嵌入式硬件开发，需要掌握硬件…

Verilog 连续赋值、过程赋值、过程性连续赋值

连续赋值： 1）语法上，有关键词“assign”来标识；2）左侧被赋值的数据类型必须是线网型数据（wire）；3）连续赋值语句不能出现在过程快中（initial/always&#xff0…

数字集成系统设计——逻辑综合

目录一、概述 1.1 综合的分类 1.2 逻辑综合的基本架构 1.3 逻辑综合的内部流程 1.3.1 RTL代码转译（Translation） 1.3.2 逻辑级优化（Optimization） 1.3.3 工艺映射（Mapping） 二、优化策略 2.1 资源…

【INTEL（ALTERA）】如何使用quartus设计助理Design Assistant提高结果质量，很好的资料一定要分享！！！

大家在用quartus的时候一定遇到过超级多的警告 warning，甚至异常 error，还有无从下手的timing 。多扇出，布线拥堵，时序违例是不是让你头疼不已？那你一定要看看这篇文章分享的文档和资料。优化设计的源代码通常是提高…

Xilinx FPGA平台GTX简易使用教程（五）GTX收发测试及示例工程介绍

GTX IP配置完了，你不得搞个回环测试一番？ 汇总篇： Xilinx FPGA平台GTX简易使用教程（汇总篇） 目录前言一、示例工程Example Design 1.1 gtx_support模块 1.1.1 gt_usrclk_source 1.1.2 gt_common 1.1.3 gt_com…

Xilinx FPGA平台GTX简易使用教程（二）GTX时钟篇

时钟就是脉搏，能否工作全靠它！ 汇总篇： Xilinx FPGA平台GTX简易使用教程（汇总篇） 目录一、参考时钟 1.1 收发测试能跑起来的基本参考时钟设置 1.2 继续了解时钟，走着 1.3 单个外部参考时钟使用情形 …

Xilinx FPGA平台GTX简易使用教程（汇总篇）

GTX简易使用教程，先“知其然”，慢慢再研究“所以然”。目录一、GTX必备基础知识二、时钟篇三、复位与初始化四、GTX IP核配置介绍五、GTX收发测试六、后记一、GTX必备基础知识虽说搬砖只需要会用IP就行，但是为了把砖搬好&a…

基于FPGA的图像拼接算法实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1 理论概述 4.2 本课题功能简述 5.算法完整程序工程 1.算法运行效果图预览将FPGA的拼接结果导入到matlab，显示结果如下： 2.算法运行软件版本 vivado2019.2 mat…

为什么 FPGA 比 CPU 和 GPU 快？

FPGA、GPU 与 CPU——AI 应用的硬件选择现场可编程门阵列 (FPGA) 为人工智能 (AI) 应用带来许多优势。图形处理单元 (GPU) 和传统中央处理单元 (CPU) 相比如何？ 人工智能（AI）一词是指能够以类似于人类的方式做出决策的非人类机器智能。这包…

千兆以太网传输层 UDP 协议原理与 FPGA 实现（UDP接收）

文章目录前言心得体会一、 UDP 协议简单回顾二、UDP接收实现三、完整代码展示四、仿真测试（1）模拟电脑数据发送，（2）测试顶层文件编写（3）仿真文件（4）仿真波形前言在前面我们对以太网 UDP 帧格式做了讲解，UDP 帧格式包括前导码+帧界定符、以太网头部数据、IP 头部数…

EBAZ4250 zynq7010矿板改造运行-收集教程转载

EBAZ4250 zynq7010矿板改造运行调试博客： 转载： zynq7010之EBAZ4205之helloworld zynq[1] 矿板helloworld和网口 EBAZ4205 ZYNQ 7Z010 裸机程序NAND固化 JTAG调试方法在EBAZ4205 zynq7010上运行AXI_DMA中断回环测试

新手--安装好Quartus II13.0（带modelsim集成包）并用Quartus II搭建一个工程

前言今天是国庆节，我们正式来学习Quartus II13.0软件的安装与使用。学习verilog与学习C语言都是学习一门语言，那么学习一门语言，光看理论不敲代码绝对是学习不好的。要用verilog语言敲代码，就要像C语言那样搭建起语言的编译环境&…

基于STM32+FPGA的DDS实现

DDS 参考文章：基于FPGA的DDS SPI 参看文章：基于Stm32FPGA的SPI 功能实现： 设备：MCU：STM３２　＋FPGA：DE０开发板　＋　DA／AD　实验板 …

$基于FPGA的数字等精度频率计$

基于FPGA的数字等精度频率计

传统的测频法原理直接计数单位时间内被测信号的脉冲数。在理想条件下： 门控时间基准时钟的整数倍，门控时间待测信号的整数倍，计数器检测上升沿对照示意图，可得如下公式（1）（2）&a…

FPGA原理与结构——FIFO IP核原理学习

一、FIFO概述 1、FIFO的定义 FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线， 使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成&…

同步FIFO的verilog实现（1）——计数法

一、FIFO概述 1、FIFO的定义 FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线， 使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成&…

HLS 2017.4 导出 RTL 报错：ERROR: [IMPL 213-28] Failed to generate IP.

软件版本：HLS 2017.4 在使用 HLS 导出 RTL 的过程中产生如下错误： 参考 Xilinx 解决方案：https://support.xilinx.com/s/article/76960?languageen_US 问题描述 DESCRIPTION As of January 1st 2022, the export_ip command used by Vivad…

Verilog实现IIC协议读写EEPROM

在FPGA设计中，IIC协议是一个十分常见的协议，因为几乎所有的EEPROM都是用这个协议进行读写的，此外，一些特殊场合，也会用到此协议。这里我首先给出IIC协议的中文标准文档的下载链接（不要积分）&…

verilog 通过DPI-C调用C 流水灯模拟

verilog 通过DPI-C调用C简单示例， verillator模拟 ledloop.v module ledloop(input wire clk,output wire[3:0] LED );reg[31:0] cnt 32h00000000;always (posedge clk)cnt < cnt 1;assign LED 4b0001 << cnt[21:20]; endmodule电脑模拟较慢&#xff…

基于OV2640/ OV5640 的图像采集显示系统

基于OV2640/ OV5640 的图像采集显示系统系列文章目录： （1）基于 OV5640 摄像头理论知识讲解-成像和采样原理 （2）基于 OV5640 摄像头理论知识讲解-数字接口和控制接口 （3）基于 OV5640 摄像头理论知…

fpga目前就业形势咋样?

FPGA今年各厂给本科生的薪资大概是15-30K，研究生是20-40K，平均薪资在25k左右， 当然具体薪资还要看去哪个公司，哪个城市，以及个人的学校、专业、能力水平、及包括面试时的表现，运气等，这些都会导…

开源Bluespec bsc编译器和可重用示例设计

这篇介绍Bluespec以及设计示例的文章，是在2021年ICCAD（International Conference On Computer-Aided Design）发布的论文。达坦科技的open-rdma项目和推广的MIT体系结构学习社区都用到Bluespec，因此将此论文翻译成中文，…

如何编写简单的testbench和运行仿真（一）——modelsim的命令

作为FPGA工程师，编写testbench是我们必须要学会的技能，一个成熟的testbench要包含验证方法学的理论和相关技术，这里只介绍最最简单的testbench，也就是通常说的把代码“跑起来”，成熟的testbench留在我后面写的UVM方法学…

SPI接口的FPGA实现（一）——SPI接口的相关基础知识

SPI系列文章主要介绍SPI接口的一些基础知识，并用DAC芯片81416的配置为例来具体说明SPI接口的具体FPGA实现。一、SPI的基础 SPI的全称是Serial Peripheral Interface，直译过来就是串行外围接口。一般情况下，FPGA连接各种DAC和ADC&#xff0…

如何解决fpga high fanout问题

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下&#x…

modelsim新建工程进行功能仿真

下文通过单独在modelsim中新建工程的方式来进行功能仿真。打开altera-modelsim软件，界面如下图所示。红框里是各种仿真用到的库，这里由于用的是altera-modelsim，所以altera的器件库等已经自动关联了，如果没有的库则需要手动去添…

Cyclone IV 外接ddr2(一)

本文主要介绍cyclone iv与DDR2相连接时，各个物理管脚的连接方式及注意事项。 1、cyclone iv handbook上指明该器件可以与 DDR2 SDRAM,DDR SDRAM，QDR II SRAM 这三类外部存储芯片相连接。cyclone iv不能连接DDR 3存储器。 2、下图是你在工程里调用DD…

VHDL语言基础-组合逻辑电路-译码器

目录译码器的设计： 译码器的分类： 常用译码器： 3-8译码器： 3-8译码器的描述： 小结： 译码器的设计： 译码器和编码器是数字系统中广泛使用的多输入多输出组合逻辑部件。实现译码的组合逻…

基于 VPX 总线的工件台运动控制系统研究与开发-以光刻运动台为例（一）

工件台系统是光刻机的关键子系统之一，工件台运动控制系统对实现光刻机性能指标具有至关重要的作用，因此研发工件台运动控制系统具有极其重要的工程应用价值。论文根据工件台控制系统必须具备的并行性、同步性和实时性等技术需求，建立了基于 V…

ZYNQ_SDK EMIO

ZYNQ_SDK EMIO PS 和外部设备之间的通信主要是通过复用的输入/输出（Multiplexed Input/Output，MIO）实现的。除此之外，PS 还可以通过扩展的 MIO（Extended MIO，EMIO）来实现与外部设备的连接。 E…

case、casex、casez的区别 — Verilog

作用： 提供了一种描述真值表的描述方式可以描述有限状态机区别： case是一一对应，即0、1、x、z分别对应0、1、x、z；当执行到对应项后，case就会退出casex是将高阻值（z）和不定值（x&…

FFT核旋转因子位宽和输入数据位宽对FFT运算结果精度的影响

问题描述 12bit输入数据位宽时，FFT运算结果异常。现象及波形分析过程 1、与输入数据的处理方式有关系。 2、与输出数据的处理方式有关系。 3、与旋转因子的位数选择有关系。 4、输入数据和输出数据padding方式的区别，输入数据用0来Padding&#x…

如何战胜AI?唯努力尔-- DSP算法的FPGA实现指南

如何战胜AI?唯努力尔! DSP算法的FPGA实现指南! 来一集番外。而这也是开坑的第一个算法！我们先讲案例再谈实现指南文章目录如何战胜AI?唯努力尔! DSP算法的FPGA实现指南!观前提醒实用算法原理数学原理代码模块划分与实现FIR滤波器误差计算与系数更新模块最终代…

ASIC-WORLD Verilog（8）if-else语句和case语句

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加了自己的理解）分享给大家。这是网站原文&…

51单片机学习笔记（清翔版）（21）——ADDA数模转换

A：anolog模拟的 D：digital数字的 AD模拟转数字，DA数字转模拟生活中的基本都是模拟量，如温度，可以是10℃，10.1℃等手机的背光亮度自动调节，拿到太阳光下，亮度会增亮&#x…

FPGA数字系统设计（10）——数据通讯fifo

FIFO执行的实现进入的的数据先读出，类似于一个桶状，先从输入端放入的输出一定会先从输出端输出。根据所处的时钟域不同，又可以分为同步FIFO和异步FIFO。一、同步FIFO设计 RTL电路图 module FIFO_SAME(data_in, rd, wr, reset, clock, data_o…

CycloneII之EDA及学术开发功能描述

CycloneII之EDA及学术开发功能描述 1．概述同Stratix/Cyclone。 2．逻辑单元（Logic Cell）描述在以前的架构中（比如Cyclone），单个LE包括一个组合逻辑和寄存器。对于Cyclone II来说&#xff0c…

ZYNQ之FPGA学习----Vivado软件使用

1 Vivado软件使用 Vivado Design Suite 是 Xilinx 公司的综合性 FPGA 开发软件，可以完成从设计输入到硬件配置的完整FPGA 设计流程。Vivado学习使用版本为Vivado v18.3 Vivado软件使用流程： 新建工程设计输入分析与综合约束输入设计实现生成和下载比特…

quartus ii 使用modelsim altera进行仿真

第一种: 先随便写一个程序,有输入,有时钟,有输出再点击processing-->start-->start test bench template writer 然后就会在modlsim的文件中生成一个.vt的文件然后打开这个文件接下来就是再initial和always里面添加信号保存,再点击首先看仿真软件是不是modelsin-a…

HDLBits：在线学习 Verilog （二十七 · Problem 130-134）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

HDLBits：在线学习 Verilog （二十三 · Problem 110-114）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

HDLBits：在线学习 Verilog （二十一 · Problem 100 - 104）

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quartus13.1软件使用

第一步，创建工程 ： 点击桌面的quartus图标，进入软件界面，点击file>new project,依次输入想存放工程的路径与工程的名字。如下图所示； 点击next，如果没有代码需要加入，继续点击next&#xf…

FPGA入门实验五：多周期移位寄存器

题目要求 1.根据题目要求新建Verilog创建对应的module并生成 symbol,代码如下移位寄存器 / module shift_reg_SIPO( RST , // 异步复位， 高有效 CLK , // 时钟，上升沿有效 EN , // 输入数据串行移位使能 IN , // 输入串行数…

FPGA入门实验二：译码器组合逻辑

题目（1）：放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组 1.新建VHDL-Verilog文件，并写一个2-4译码器的moudle，并…

HDLBits：在线学习 Verilog （二十 · Problem 95 - 99）

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HDLBits：在线学习 Verilog （十七 · Problem 80-84）

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使用Tcl脚本分配FPGA管脚

自动生成Tcl文件 Project -> Generate Tcl File for Project...弹出如下对话框，设置脚本路径。编辑引脚使用set_location_assignment分配管脚如下： 第一次配制时，没有set_location_assignment语句，自已在set_global_assignme…

FPGA 电路开发入门实验(实验3：计数器波形仿真和signalTap)

1、设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。首先写一个0到17的verilog代码如下： module cnt_0to17( CLK, CNTVAL, OV);input CLK; output [4:0] CNTVAL; output OV;re…

基于FPGA的图像高斯滤波实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 matlab2022a vivado2019.2 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 202…

altera cyclone v IOE delay 设置

在用altera fpga芯片进行项目开发时，某个源同步信号输入fpga时，或者要输出串行同步信号。由于外部走线不等长等原因，有时会遇到各个信号到达fpga不同步的问题，或输出信号到达外部器件不同步，这时可以通过quartus ii 的…

虹科方案 | 使用HLS优化人脸识OpenCL AI内核

本案例介绍了如何使用Silexica的SLX FPGA优化人脸检测数据中心的OpenCL AI内核。引言 FPGA正越来越多地被用作数据中心的协处理器。这一转变背后的驱动力是利用FPGA的并行特性的AI应用。Xilinx Alveo系列加速器卡使用PCI Express接口连接到x86处理器，在这个领域非…

VHDL语言基础-时序逻辑电路-寄存器

目录寄存器的设计： 多位寄存器： 多位寄存器的VHDL描述: 移位寄存器： 串进并出的移位寄存器的VHDL描述: 寄存器的设计： 多位寄存器： 一个D触发器就是一位寄存器，如果需要多位寄存器&…

FPGA开发软件（vivado + modelsim）环境搭建（附详细步骤）

本文详细介绍了vivado软件和modelsim软件的安装，以及vivado中配置modelsim仿真设置，每一步都加文字说明和图片。一、软件安装包下载1、vivado vivado版本很多，目前最新的已更新到vivado2022.2，版本越高，安装包越大&…

FPGA | HLS高级综合，跨越软硬件编码的隔阂

高级综合——High-Level Synthesis，跨越软硬件编码的隔阂，能将C语言转换成硬件编码语言，将软件编码的功能性与硬件编码的高速性结合起来，借助一些不断改进中的HLS工具（FPGA三巨头争破头），已然构…

虹科FPGA | 基于FPGA的自动导航系统智能车

智能车智能车是很多高校大学课程的热门课题，既能增强电路设计和硬件基础，还能锻炼编码能力，从电机驱动到外部信号采集传输，各处理模块之间的交互，指令控制或者通过蓝牙/Wi-Fi实现远程控制，这类智能车工程…

【FPGA-Spirit_V2】基于FPGA的循迹小车-小精灵V2开发板

🎉欢迎来到FPGA专栏~基于FPGA的循迹小车 ☆* o(≧▽≦)o *☆嗨~我是小夏与酒🍹 ✨博客主页：小夏与酒的博客 🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能…

电路设计中的7个常用接口类型你会用了吗

我们知道，在电路系统的各个子模块进行数据交换时可能会存在一些问题导致信号无法正常、高质量地“流通”，例如有时电路子模块各自的工作时序有偏差(如CPU与外设)或者各自的信号类型不一致(如传感器检测光信号)等，这时我们应该考虑通过相应的接…

Verilog实现按键消抖（状态机方法）

文章目录按键抖动分析按键消抖逻辑Verilog设计与仿真Modelsim工程下载按键抖动分析常用的轻触按键内部结构为金属弹片，在手按下、松开的过程中往往会发生细微抖动。输出的逻辑电平也会发生快速翻转，按键按下和释放的过程中，都会产生抖动&a…

高速Serdes技术（FPGA领域应用）

目录引入一、Serdes（概念-历程）1、概念2、技术现状3、发展历程二、Serdes结构三、在FPGA领域中的运用四、Serdes跟Lvds的关系五、Xilinx 有关 serdes的文档六、参考文献引入回顾接口技术发展历史，其实数据的传输最开始是低速的串行接口&…

FPGA之quartus入门第一课

作业一 4-16译码器 1.打开quartus,新建一个工程，定义实体，采用原理图输入法，采用两片74138芯片，连线 2编译，综合。 3建立波形文件，仿真。 file->new->vector waveform file processing->…

ise编译仿真库

原文见：Xilinx ISE如何调用Modelsim进行联合仿真

1553B控制器61580接口控制

1、在61580的使用中，strbd和select信号可以接到一起，如果接到一起，应该用strbd替代select，而不是select替代strbd。 2、在使用中其读写时序如下图所示： 3、使用的是dw8051作为6580的控制器，管脚链接如下&…

xilinx block design address editor 计算

xilinx block design address editor 计算 1k 0x000 ~ 0x3ff 10bit 1m 00000 ~ FFFFF 20bit 每个pcie 配置空间有4k 【11:0】 PCIe 配置空间 (PCIe Configuration Space) PCIe Spec中定义：每个PCIe Function都有 4096 Byte 的配置空间(Configuration Space)。前256…

Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the

一、问题描述在学习Verilog的过程中，使用Verilog进行状态机设计，验证书中的代码时，出现以下错误。 //FSM.v 代码 module FSM(clk,clr,out,start,step2,step3); input clk,clr,start,step2,step3; output[2:0] out;reg[2:0] out; reg[1:0] s…

FPGA开发基本流程详解

FPGA是一种可编程逻辑器件，与传统的硬连线电路不同，它具有高度的可编程性和灵活性。FPGA的设计方法包括硬件设计和软件设计两部分，硬件设计包括FPGA芯片电路、存储器、输入输出接口电路等等，软件设计则是HDL程序开发，以…

如何选对适合你的FPGA？快速掌握选型技巧！

FPGA厂家和芯片型号众多，在开发过程中，特别是新产品新项目时，都会面临FPGA选型的问题。如何选择出适合的FPGA型号非常关键，需要评估需求、功能、成本、存储器、高速收发器等各种因素，选出性能与成本平衡的FPGA芯片。…

FPGA时序约束--实战篇（读懂Vivado时序报告）

目录一、新建工程二、时序报告分析 1、打开时序报告界面 2、时序报告界面介绍 3、时序路径分析三、总结 FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足时序要求。本文将详细介绍如何读懂…

【eCPRI】（3）Message Type

目录 1. Message Type #0 ： IQ Data 1.1帧格式 1.2消息序列图 2.Message Type #1 ： Bit Sequence 2.1帧格式 2.2消息序列图 3.Message Type #2 ： Real-Time Control Data 3.1帧格式 3.2消…

nios里面打开eclipse遇到Unresolved inclusion: “system.h“等问题

问题：在Nios中打开软核部分代码时，遇到一堆Unresolved inclusion: "system.h"等问题报错原因：bsp文件和软核没关联，导致找不到头文件地址，关联一下就好解决步骤： 右键bsp文件，点击…

Xilinx FPGA 超温关机保护

在UG480文档，有关于FPGA芯片热管理的介绍。首先需要理解XADC中的 Over Temperature（OT）和User Temperature的关系。片上温度测量用于关键温度警告，也支持自动关机，以防止设备被永久损坏。片上温度测量在预配置和自动关…

【IC设计】Chisel开发环境搭建

首先安装一个Ubuntu的虚拟机然后给Ubuntu换个镜像，方便下载注意换源后使用apt-get update更新下安装vim（可以不做） 这里安装Vim是我感觉Ubuntu自带的vi编辑器似乎有问题，因为我按i进入【插入模式】并没有提示，所以…

基于FPGA的RGB图像转Ycbcr实现,包括tb测试文件以及MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览将FPGA的数据导入到matlab进行显示 2.算法运行软件版本 Vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // E…

20210131 张大佳MCU ModelSim 闭坑操作

-------------- modelsim仿真和modelsim_altera仿真时有些区别的，所遇到的区别是： 1.modelsim能够对verilog和vhdl的混合编程进行仿真，而modelsim_altera只能进行单一语言（verilog或者vhdl）进行仿真 2.modelsim的ip核…

Xilinx - FPGA平台以太网接口（二）系统架构

汇总篇： Xilinx FPGA平台以太网接口（汇总篇）_子墨祭的博客-CSDN博客_fpga实现以太网接口目录一、系统架构二、MAC层接口一、系统架构基于TOP-DOWN的设计思路，我们首先需要了解基于FPGA的以太网接口设计的系统模型&#xf…

Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了

DDR3设计，保姆式一站式教程，看这一篇文章就够了！ 鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指…

verilog中已知系统时钟频率和波特率可知传输一位数据所需周期和边沿检测电路

设时钟频率为 clk 50MHZ 50_000_000 HZ; 波特率为 bound 115200 位/秒; //每秒可以传输115200位数据. 传输一位数据所需周期数为:T_cnt clk / bound 50_000_000 / 115200; 其中选择clk_cnt计数至T_cnt / 2时寄存接收端口数据，是因为计数到数据中间时的采样结…

Verilog通过锁相环实现倍频,分频,相位偏移

PLL的英文全称是Phase Locked Loop，即锁相环， 是一种反馈控制电路。 PLL对时钟网络进行系统级的时钟管理和偏移控制， 具有时钟倍频、分频、相位偏移和可编程占空比的功能。对于一个简单的设计来说， FPGA整个系统使用一个时钟或者通…

《Xilinx - UG471中文翻译》（1）IDELAYE2原语介绍

目录一、7 系列FPGAs SelectIO 资源二、selectIO的逻辑资源 2.1 ILOGIC 2.2 IDELAY 2.3 IDELAYCTRL 2.4 ODELAY 2.5 OLOGIC 三、IDELAYE2原语 3.1IDELAYE2属性 3.2IDELAYE2端口 3.2.1延迟控制 3.3时序图 3.4仿真测试四、高级selectIO逻辑资源一、7 系列FPGAs…

《Xilinx - UG471中文翻译》（2）ISERDESE2原语介绍

目录 1.前言 2.ISERDESE2原语介绍 3.原语例化 4.ISERDESE2框图 5. ISERDESE2端口信号 5.1时钟接口 5.2并行数据输出 5.3 数据输出选择 5.4级联接口 6.数据对齐操作 1.前言本文仅对UG471 第3章《Advanced SelectIO Logic Resources》部分进行翻译和学习解读。其他部…

FPAG的上电配置的3种方法

目前，大多数FPGA芯片是基于SRAM 的结构的， 而 SRAM 单元中的数据掉电就会丢失，因此系统上电后，必须要由配置电路将正确的配置数据加载到 SRAM 中，此后 FPGA 才能够正常的运行。常见的配置芯片有EPCS 芯片 &#xff08…

FPGA（VHDL）控制伺服

这一次，我们将看看如何控制一个普通的 RC 爱好舵机。它们有许多不同的尺寸和传动装置，但对于基本控制，它们都使用简单的 PWM（脉宽调制）信号来指示所需的位置。脉冲宽度应在 1000 到 2000s 之间，其中 1500…

第五讲spi通过SPI接口模拟主机读写从机寄存

Vivado版本：2019.2 Modelsim版本：Modelsim SE-64 10.7 实验内容：通过SPI接口模拟主机读写从机寄存器，从机SPI时序图在下方给出。 SPI：是Serial Peripheral Interface的缩写，既串行外设接口，是一…

按键延迟时间测试的Verilog实现（FPGA实验）

本次实验目的在于熟悉状态机的控制，需要实现的功能如下： 按下按键并保持然后松开当保持时间小于1s时，一个led灯闪烁2次。当保持时间小于2s大于1s时，一个led灯闪烁4次。当保持时间大于2s时，四个led灯闪烁4次。本次实…

FPGA开发中RAM的使用方法以及细节技巧

Vivado版本：2019.2 Modelsim版本：Modelsim SE-64 10.7 说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题，数据量过大时，我们可以将其存储在 FPGA 芯片的外设存储器上…

按键消抖的Verilog实现

由于普通物理按键存在反作用弹簧，因此当按下或者松开时均会产生额外的物理抖动，物理抖动便会产生电平的抖动。在按键从按下再到松开的过程中，其电平变化如图1所示，上为理想波形输出，下为实际波形输出。因此&#xff0…

FPGA RTL开发中使用到的VSCode编辑插件安装讲解

实验概况安装VScode软件及各个支持库，完成对Verilog代码自动补全和语法错误检查。实验目的熟悉软件安装方法，为开发做好充足准备软件 VScode、以及各个插件硬件电脑目录第一讲、VScode编辑器软件安装1 1.软件基本介绍：2 2…

FPGA中的AXI总线知识点快速学习（适合新手）

网上有很多介绍AXI的文章，本篇或多或少参考了一些，其中的一些内容是我自己的理解，我认为比较适合新手，希望能帮助到才接触FPGA的萌新。一、AXI简介 AXI——Advanced eXtensible Interface，直译过来就是先进的可扩展…

UART接口的FPGA实现（三）——（如何阅读Xilinx的IPcore文档）解读axi-uartlite官方文档

本文是我在FPGA教学系列文章中第一次解读Xilinx的官方文档，所以我先介绍阅读官方文档的方法，这个很重要，适用于一切官方IP。然后再略解读axi-uartlite这个IP。这里先给出该文档的下载链接，凡是我上传的官方文档一律是0积分下载。 …

UART接口的FPGA实现（二）——UART接口的Verilog代码实现以及仿真测试

废话不多说，先上源代码链接和testbench的链接，推荐使用UE查看源代码，UE中的VHDL语法、Verilog语法和SystemVerilog语法高亮文件的下载链接在这里。上篇的最后给出了本篇所附代码的uart通信模型的工作过程。本篇的主要内容在源代码里&#xff…

如何编写简单的testbench和运行仿真（二）——简单的testbench和仿真脚本

废话不多说，先上本文中所使用的testbench和仿真脚本的源代码链接。我们可以在我们的工程目录下建立一个src文件夹，用于存放待测设计的所有代码，另外再建立一个sim文件夹，用于存放testbench和仿真脚本。一、简单的testbench的编写…

[HDLBits] Exams/2012 q1g

Consider the function f shown in the Karnaugh map below. Implement this function. (The original exam question asked for simplified SOP and POS forms of the function.) //

verilog常用系统任务和函数

在FPGA开发中编写仿真测试激励文件（testbench），经常会用到verilog的系统函数，使用系统函数非常方便，本文总结了常用的系统函数，并提供了说明和使用示例。一、文件操作1、打开文件$fopen和关闭文件$fclosein…

FPGA时序分析与约束（3）——时钟不确定性

一、前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，在阅读本文章之前，强烈推荐先阅读完本系列之前的文章，因为这是我们继续学习的理论的理论基础，前文链接： FPGA时序分析与约束&…

Vavido IP核Independent Clocks Block RAM FIFO简述

文章目录 1 FIFO（先入先出）1.1 概念1.2 应用场景1.3 FIFO信号1.4 FIFO读写时序1.4.1 FIFO读时序1.4.2 FIFO写时序参考 1 FIFO（先入先出） 1.1 概念 FIFO（First in First out）即先入先出队列，是…

SPI协议学习

SPI协议学习背景SPI协议时序SPI接口SPI时序SPI协议封装USB-SPI模块SPI数据格式定义FLASH数据格式参考数据格式定义背景家里有一块ZYNQ开发板，经常想去写一写模块学习总线之类的东西，但是由于本人软件能力比较弱，ZYNQ的PS部分无论是Linux还是…

vivado xpm 使用和封装

vivado xpm 使用和封装 tools -> language templates

FPGA——VIVADO生成固化文件，掉电不丢失

VIVADO生成固化文件 (1)加入代码(2)生成bin文件，并且下载 (1)加入代码设计文件(.xdc)中加入这段代码: set_property CFGBVS VCCO [current_design] set_property CONFIG_VOLTAGE 3.3 [current_design] set_property BITSTREAM.GENERAL.COMPRESS true [current_de…

基于 OV5640 摄像头理论知识讲解-数字接口和控制接口

基于OV2640/ OV5640 的图像采集显示系统系列文章目录： （1）基于 OV5640 摄像头理论知识讲解-成像和采样原理 （2）基于 OV5640 摄像头理论知识讲解-数字接口和控制接口 （3）基于 OV5640 摄像头理论知…

【FPGA】精品FPGA书籍推荐

最近几个月都没上CSDN，下面留言的小兄弟们对不住了，资料就不发了。自行百度吧。。最后，想特别强调一下，支持正版！尊重知识！ 电子档的阅读效率以及知识获取的效果远远不能与纸质书相提并论，有条…

Quartus II中FPGA的管脚分配保存方法汇总

原文地址：http://www.cnblogs.com/sunev/archive/2012/03/10/2388705.html 一、摘要将Quartus II中FPGA管脚的分配及保存方法做一个汇总。二、管脚分配方法 FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（…

quartus ii 生成.rbf的文件

第一种方法: 点击device and pin options... 勾选raw binary file 这样在全编译之后就会生成.rbf的文件,在output_fliles文件夹不过这个产生的rbf文件是经过压缩的文件, 在含ARM硬核的SoC FPGA中，可以使用HPS配置FPGA，配置时分为两种情况，一…

基于FPGA的PWM发生器设计

目录引言设计说明设计特点设计思路设计源码整数除法模块

SystemVerilog学习（3）——数组

一、定宽数组相比于Verilog-1995中的一维定宽数组，SV提供了更加多样的数组类型，功能上也大大增强。 1.1 定宽数组的声明与初始化 Verliog要求在声明中必须给出数组的上下界。因为几乎所有的数组都使用0作为索引下届，所以SV允许只给出数组的…

AD9371 官方例程裸机SW概述（一）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

Quartus联合Vscode开发教程

Quartus联合Vscode开发教程 quartus自带的编辑器界面比较单一，并且关键词联想和对齐等功能并不齐全，而vscode作为一款功能十分强大的文本编辑器，因其操作简便，界面优美，功能扩展丰富深受广大程序员的热爱。因此本文介…

FPGA时序分析与时序约束(三)——I/O接口约束

为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端，其时钟源可以是时钟输入管脚&#xf…

FPGA——时序分析与约束

FPGA时序分析与约束 FPGA结构基础数据传输模型Quartus II 时序报告Quartus II 中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系，保证所有寄存器都可以正确寄存数据。数…

高云FPGA系列教程（11）：MultiButton按键驱动模块移植

文章目录 1. MultiButton简介2. MultiButton代码获取3. MultiButton移植4. 测试与运行本文是高云FPGA系列教程的第11篇文章。 1. MultiButton简介 MultiButton，一个小巧简单易用的事件驱动型按键驱动模块，可无限量扩展按键，按键事件的回调异步处理方式可以简化你的程序结构…

51单片机学习笔记（郭天祥版）（8）——1602液晶

右边那个用于插入1602，左边那个电位器(滑动变阻器)用于调节液晶的对比度，转动后，字符的颜色会发生深浅变化。这样插上去，插反了容易把液晶烧坏。 1602：1行可以显示16个字符，一共两行。还有1601&#xff0…

Xilinx平台SRIO介绍（汇总篇）

用最简单直白的语言记录复杂的FPGA设计。 ——FPGA大叔沃自己硕得目录前言一、SRIO扫盲篇——RapidIO协议介绍二、Xilinx平台SRIO - IP核基础知识三、SRIO时钟与复位四、SRIO IP核配置使用教程五、示例工程Example Design介绍六、SRIO收发测试后记前言本文…

SystemVerilog学习（5）——接口

一、概述验证一个设计需要经过几个步骤： 生成输入激励捕获输出响应决定对错和衡量进度但是，我们首先需要一个合适的测试平台，并将它连接到设计上。测试平台包裹着设计,发送激励并且捕获设计的输出。测试平台组成了设计周围的“真实世界”,…

仿真验证方法（1）——动态验证

一、概述 1.1 验证的目的和方法在现代集成电路设计中，验证所占工作量超过70%。验证要求真实而完备，它决定了设计的成败与成本。验证的目的原始描述是否正确？（代码） 逻辑功能是否正确？（功能…

FPGA数字系统设计（5）——状态机设计实例之独立按键消抖

转载自：https://www.cnblogs.com/Mculover666/p/9106477.html

（零）基础入门

新建工程文件以及文件编译新建工程新建文件（可以使用原理图或者代码文件，注意文件名和模块名要一致）编译文件分配引脚重新编译下载程序到开发板 testbench的编写改变工作目录建一个work library编译选中work里面的testbench仿真如图res…

Modelsim 使用教程（2）——Basic Simulation

一、概述在本文中，我们将介绍Modelsim基本的仿真流程，包括有： Create the Working Design Library（创建工具库） Compile the Design Units（编译设计单元） Optimize the Design（优化…

EP3C5E144C8N的PCB封装在哪里？

一、打开altera的官网，找到“支持”一栏； 二、选择“文档资料”一栏； 三、选择对应的FPGA型号，Cyclone Ⅲ（&LS）型号。四、选择CycloneⅢ Package Specifications； 五、直接在K…

【FPGA】Verilog描述电路的三种方式（结构化、数据流和行为化）

前言众所周知，Verilog是作为一种HDL（Hardware Description Language，硬件描述语言）出现的，它的主要功能是在不同的抽象层级上描述电路，从而实现电路设计。那么到底该如何描述电路？Verilog提供…

《Clock Domain Crossing》翻译与理解（5）多信号跨时钟域传输

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍多信号跨时钟域传输。目录多信号跨时钟域传输多比特 CDC策略多比特信号…

《Clock Domain Crossing》翻译与理解（4）快时钟到慢时钟数据传输

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍快满时钟数据传输问题。慢时钟到快时钟慢时钟数据传递到快时钟域时&#x…

《Clock Domain Crossing》翻译与理解（2）打两拍

前言：本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文将介绍打两拍同步器。同步器 “同步器是一种对异步信号进行采样…

HDLBits：在线学习 Verilog （十八 · Problem 85-89）

本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7 分钟精通 Verilog…

Xilinx FPGA平台GTX简易使用教程（四）GTX IP核配置教程

干货来了，GTX核配置，搬砖全靠它~~ 汇总篇： Xilinx FPGA平台GTX简易使用教程（汇总篇） 目录前言一、GTX IP核配置界面 1.1第一页配置 1.2第二页配置 1.3第三页配置 1.4第四页配置 1.5第五页配置 1.6第六页配置…

verilog HDL -生成块 - generate——endgenerate

参考：vrilog数字系统设计夏宇闻【第3版】 5.7 生成块理解生成语句可以动态的生成verilog代码，方便参数化模块的生成，大大的简化程序的编写过程,常用于以下情况： 对矢量中的多个位进行重复操作进行多个模块的实例引用的重复操…

FPGA-VHDL实现10进制减法计数器——基于ISE14.7平台

本文使用VHDL语言设计10进制减法计数器，附带清零和置数功能。将项目分为分频器、计数器、数码管三个部分，采用元器件例化的方式，自顶向下设计。目录一、代码1.1 顶层文件1.2 分频器1.3 计数器1.4 数码管二、仿真一、代码 1.1 顶层文件顶层…

FPGA原理与结构——时钟IP核的使用与测试

一、前言本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考： FPGA原理与结构——时钟IP核原理学习https://blog.c…

黑金AX301开发板学习（1）——流水灯实验及黑金AX301开发板资料

第一次尝试使用AX301开发板进行学习，本篇文章主要通过一个流水灯的小实验聊一下AX301这块开发板的使用。一、黑金AX301是一款基础的学生实验板，用来学习FPGA是一个不错的选择。此款开发板是ALTERA公司的CYCLINE IV系列FPGA，型号为EP4CE6F17C…

Circuits--Sequential Logic --Counters--Countslow

网址：https://hdlbits.01xz.net/wiki/Countslow module top_module (input clk,input slowena,input reset,output [3:0] q);always(posedge clk)beginif(reset 1b1)q 4d0;else if(q 4d9 && slowena 1b1)q 4d0;else if(slowena 1b0)q q;elseq q 4…

Verilog Language--Vector--Vectorgates

网址：https://hdlbits.01xz.net/wiki/Vectorgates module top_module( input [2:0] a,input [2:0] b,output [2:0] out_or_bitwise,output out_or_logical,

FPGA | Vtech：总线性能，FPGA调试

今天我可以向你介绍Verification Technology，简称Vtech。如果你搜索它，可能会找到一家销售婴儿监视器和儿童玩具的公司。这不是那个公司。因此，请确保您具有正确的网址，是以https://vtech-usa.com/或https://vtech-inc.co.jp/开头…

FPGA学习推荐网站

1.特权同学(著有《深入浅出玩转FPGA》)博客： http://www.eefocus.com/ilove314/blog/cate_9477_0.html 2.CrazyBingo(著有《从零开始走进FPGA世界》)FPGA总结： http://www.cnblogs.com/crazybingo/category/312072.html 3.黑金动力社区： …

GPU CPU SOC DSP FPGA ASIC MCU MPU GPP ECU

FPGA、ASIC、DSP全面大比拼_pilifeng1的博客-CSDN博客_asic dsp DSP首先是Digital Signal Processing(数字信号处理)，然后才是Digital Singnal Processor(数字信号处理器) FPGA( Field Programmable Gate Array)即现场可编程门阵列，它是在PAL、GAL、PL…

FPGA 电路开发入门实验(实验2：FPGA译码器组合逻辑 )

学生实验 1、放置2个2-4译码器模块，则总共有2组SW，每组2个，2组LED，每组4个，每组SW分别控制其对应的LED组。2、参照代码，设计一个3-8译码器，完成类似的拨码开关实验。注意代码中的信号宽度设定。…

FPGA 电路开发入门实验(实验4：时间基准电路和带使能的多周期计数器)

学生实验仿照本实验，请完成以下任务 • 1、将后级计数器的计数范围设置为0-15。 • 2、把计数器的0-15计数值经过译码，在DE0 的HEX LED上显示成0-9-A-F的十六进制数 • 3、修改时间基准发生器，设计一个使用2个HEX,LED，精度为0.…

FPGA 电路开发入门实验(实验5：多周期时序逻辑移位寄存电路 )

首先写出Verilog代码如下： //////////////////// 串入并出移位寄存器 ///////////////////////// module shift_reg_SIPO(RST , // 异步复位， 高有效CLK , // 时钟，上升沿有效EN , // 输入数据串行移位使能IN , // 输入串…

74138译码器拼接4-16译码器

第一次进行博客的编写，任务是在quartus 9.0中进行4-16译码器的拼接，所需要的材料便是两个3-8译码器和一些其他的小零件。通过对数字电路的知识的学习，我们是可以完成这个任务的。第一步是进行文件的建立。运行quartus软件，建立B…

Quartus II 11.0安装方法

1. 安装 11.0_quartus_windows.exe; 2. 安装文件夹下 11.0_devices_windows 下的 setup.exe; 注意： （1）11.0_devices_windows 下的 setup.exe不能存放在含中文路径的文件夹下，否则程序无法安装！ （2&…

FPGA时序分析与约束（5）——时序路径

一、前言在之前的文章中我们分别介绍了组合电路的时序，时序电路的时序和时钟的时序问题，我们也对于时序分析，时序约束和时序收敛几个基本概念进行了区分，在这篇文章中，我们将介绍时序约束相关的最后一部分基本概念&am…

WS2812B————动/静态显示

一，系统架构二，芯片介绍 1.管脚说明 2.数据传输时间 3.时序波形 4.数据传输方法 5.常用电路连接三，代码展示及说明驱动模块在驱动模块首先选择使用状态机，其中包括，空闲状态，复位清空状态&#xff0c…

以太网UDP数据回环实验

一、TCP/IP协议簇前面说到TCP/IP是一个协议簇，其中包含有IP协议、TCP协议、UDP协议、ARP协议、DNS协议、FTP协议等。设备之间要想完成通信，就必须通过这些网络通信协议。物理层的主要作用就是传输比特流（将1、0转化为电流强弱来进行传输&am…

FPGA | Verilog仿真VHDL文件

当VHDL模块中有Generic块时，应该怎么例化？ VHDL模块代码 entity GenericExample isgeneric (DATA_WIDTH : positive : 8; -- 泛型参数：数据宽度ENABLE_FEATURE : boolean : true -- 泛型参数：是否启用特定功能);Port ( clk : …

基于FPGA的图像sobel边缘提取算法开发,包括tb测试文件以及matlab验证代码

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 202…

【QuartusII】0-创建工程模板

一、创建工程 1、激活安装quartus II软件后，打开即见如下界面 2、在菜单栏 “File -> New Project Wizard…”中，进入创建工程流程 3、第一部分，如下图，配置路径、项目名称、以及顶层文件（类似C语言的main&#xf…

FPGA原理与结构——FIFO IP核的使用与测试

一、前言本文介绍FIFO Generator v13.2 IP核的具体使用与例化，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考： FPGA原理与结构——FIFO IP核原理学习https://blog.csdn.net/apple_5…

【FPGA零基础学习之旅#12】三线制数码管驱动（74HC595）串行移位寄存器驱动

🎉欢迎来到FPGA专栏~三线制数码管驱动 ☆* o(≧▽≦)o *☆嗨~我是小夏与酒🍹 ✨博客主页：小夏与酒的博客 🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指…

FPGA实现电机转速PID控制

通过纯RTL实现电机转速PID控制，包括电机编码器值读取，电机速度、正反转控制，PID算法，卡尔曼滤波，最终实现对电机速度进行控制，使其能够渐近设定的编码器目标值。一、设计思路前面通过SOPC之NIOS Ⅱ实现电…

基于FPGA的ECG心电信号峰值检测和心率计算,包括testbench测试文件和ECG数据转换为coe文件程序

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 202…

FPGA时序分析与约束（14）——虚拟路径

一、概述到目前为止，我们已经看到了如何约束时钟和端口来指定设计中的时序要求，我们可以通过这些基础的约束命令来进行时序约束，但是时序分析工具默认的时序检查方式可能和我们实际工程实现的情况不同，通常来说是约束过紧&#x…

“凌特杯”通信系统设计大赛，题目解析

地位全国唯一一个通信系统综合设计类的，组织单位也是通信工程学科前5中的4所院校，对学生后期考研、保研加分、就业其实很有帮助的。题目：数字音频通信系统设计一个点对点的单工通信系统，将一个给定的数字音频文件以无线通信…

异步复位同步释放与同步复位打拍

参考链接：复位系列之异步复位同步释放与同步复位打拍

强大的JTAG边界扫描（1）：基本原理介绍

文章目录 1. 什么是边界扫描？2. JTAG硬件接口3. 边界扫描相关的软硬件4. 学习资料5. 总结我是怎么了解到边界扫描的呢？ 这就要从我淘到一块FPGA板卡的事情说起了。前段时间我在某二手平台上淘了一块FPGA板子，它长这样： 板子的…

基于FPGA的RGB图像转化为灰度图实现,通过MATLAB进行辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 202…

SystemVerilog学习（1）——验证导论

写在最前选课不慎，选修课选了个SystemVerilog，事情比必修还多，上课老师讲的一点用没有，但是学分还得修，只能自学了，既来之则安之。一、什么是SystemVerilog SystemVerilog简称为SV语言，是一种…

VHDL语言基础-组合逻辑电路-加法器

目录加法器的设计： 半加器： 全加器： 加法器的模块化： 四位串行进位全加器的设计： 四位并行进位全加器： 串行进位与并行进位加法器性能比较： 8位加法器的实现： 加法器的设计&…

什么是片上系统“SOC”？

一个能够实现一定功能的电路系统由多个模块构成， 如处理器、接口、存储器、模数转换器等等。这些功能模块可以由分立的器件来实现，然后在印刷电路板（PCB）上组合起来， 最终形成板上系统（System-on-a-Board&…

VHDL语言基础-时序逻辑电路-概述

目录时序逻辑电路-概述: 时序逻辑电路: 时序逻辑电路——有记忆功能: 时序电路的分类: 按照触发器的动作特点: 按照输出信号的特点: 同步时序逻辑电路: 异步时序逻辑电路: 时序逻辑电路-概述: 数字电路按其完成逻辑功能的不同特点，划分为组合逻辑电路和时序…

NI USRP软件无线设备的特点

NI USRP软件无线设备 NI的USRP(Universal Software Radio Peripheral)设备是RF应用中使用的软件无线(SDR)。NI的USRP收发器可以在多个频段发送和接收RF信号，因此可用于通信工程教育和研究。通过与LabVIEW开发环境相结合，USRP可以实现使用无线信号验证无…

Xilinx MicroBlaze定时器中断无法返回主函数问题解决

最近在使用Xilinx 7系列FPGA XC7A100T时，运行MicroBlaze软核处理器，添加了AXI TIMER IP核，并使能定时器溢出中断，发现定时器触发中断后，无法返回主函数的问题，最后发现修改编译器优化等级就正常了。 FPGA型…

FPGA原理与结构（16）——时钟IP核的使用与测试

系列文章目录：FPGA原理与结构（0）——目录与传送门一、前言本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解&#…

Xilinx平台SRIO介绍（二）SRIO IP核基础知识

使用SRIO IP核必须掌握的基础知识！理解了这篇，剩下的只是代码罢了。汇总篇： Xilinx平台SRIO介绍（汇总篇） 目录前言：SRIO 、RapidIO、GT 有什么关系？ 一、SRIO IP核概述 1.1概述 1.2 SRIO…

Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇

实验目的： 为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。汇总篇： Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、前言二、方案设计 2.1 系统框图 2.2设计状态机 2.3…

Xilinx FPGA平台DDR3设计保姆式教程（5）DDR3仿真篇

实验目的： 了解ddr的仿真模型建立。汇总篇： Xilinx FPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、Example Design 二、添加仿真文件三、Testbench的编写一、Example Design 每当我们例化了一个IP而不知…

Xilinx FPGA平台DDR3设计保姆式教程（3）MIG IP核使用教程及DDR读写时序

干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！ ----------------------------------------------------------------------------------------------------------------- 汇总篇： Xilinx平台DDR3设计保姆式教…

Xilinx FPGA平台DDR3设计保姆式教程（1）DDR3基础简介

如果我们只是拿来用ddr搬砖，那么它就简单，知道IP怎么使用就好，但是要想知其所以然，理论知识是必备的，这也是我们初学者所欠缺的东西，慢慢修炼吧！ 汇总篇： Xilinx平台DDR3设计保姆式…

ASIC与FPGA哪个前景好？FPGA有必要转ASIC吗？

ASIC和FPGA选哪个好？ 两者的流程有什么区别？ FPGA有必要转ASIC设计吗？ 网上经常看到关于ASIC与FPGA...... FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步…

FPGA时序分析与约束（13）——I/O接口约束

一、概述在应用了时钟约束后，所有寄存器到寄存器的路径都能定时。为了获得更加精准的FPGA外部时序信息，设计者需要为FPGA的I/O接口指定时序信息，一般时序工具只能获取FPGA器件内部的时序信息，对于FPGA器件引脚之外的时序信息&…

如何提高FPGA的运行速度

载两篇文章：对于设计者来说，当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是…

Vivado联合Modelsim软件安装和仿真库编译

Vivado hls工具与Vitis统一软件平台的出现和发展，突破了以往使用FPGA进行设计时，使用语言HDL语言进行设计实现的瓶颈，在xilinx FPGA上构建数字系统时，首先使用c/c/systemc语言进行建模， 然后通过HLS工具将c/c/system c…

异步FIFO设计的仿真与综合技术（6）

概述本文主体翻译自C. E. Cummings and S. Design, “Simulation and Synthesis Techniques for Asynchronous FIFO Design 一文，添加了笔者的个人理解与注释，文中蓝色部分为笔者注或意译。前文链接： 异步FIFO设计的仿真与综合技术&#xf…

PCI总线的基础知识快速学习（一）（适合新手）

本系列文章仅介绍在FPGA设计中我们一般需要了解的PCI知识点，完整的PCI协议远比本系列文章介绍的复杂，所以本系列适合新手快速学习，让不了解PCI的初学者对PCI有个概念，进而学习PCIe，如果我们需要在项目中深入了解PCI时&…

CPS-8910

PCI Express，有线开关设备 CPS-8910专为在PXI平台或软件无线电设备上实现大型多输入多输出(MIMO)扩展配置和系统控制而设计。 CPS-8910提供了2个PCI Express上行端口和8个下行端口来实现无缝系统扩展。下行端口可以连接软件无线电可重配置设备等外部设备&#xff0…

如何编写简单的testbench和运行仿真（三）——modelsim的一些操作技巧

这里写出的某些技巧或许不值一提。欢迎大家把自己知道的有用技巧分享在评论区，我会更新进本文，另外我也会把自己以后想到的一些技巧更新进来，故本文会不定期更新。 1、Modelsim显示信号名的简称默认情况下modelsim的wave窗口会以全名显示信…

关于FPGA如何快速生成模块的例化模板（实用）

关于FPGA如何快速生成模块的例化模板（实用） 语言 ：Verilg HDL 、VHDL EDA工具：ISE、Vivado、Quartus II 关于FPGA如何快速生成模块的例化模板（实用）一、引言二、快速生成例化模块的几种方法1. IP核的例化模…

MIPI CSI-2 协议的主要内容

1、CSI-2层功能 CSI-2的手册中主要介绍了，协议层的功能块：像素重组成字节（协议中提到的仅适用于标准图像格式，实际可以自定义），LLP层数据拆分按长短包组包包头ECCCRC，字节按照lane通道分配。重…

FPGA源同步输入时序约束（一）

内容来源于altera官网的源同步约束文章“Constraining and Analyzing Source-Synchronous Interfaces”，总共分了一，二，三 3部分来介绍源同步输入接口的输入延迟约束方法。对于源同步输入时序约束 ，有以下三个方面需要约束&…

fpga源同步输入时序约束（二）

下文主要介绍了源同步输入接口的输入最大最小延迟约束方法输入约束指令格式是： set_input_delay -clock -max (min) [get_ports “”] -add_delay 即给出输入时钟跟输入数据间的时间关系。对于源同步输入约束，有”System-centric” 和”FPGA-cent…

虹科AXI性能监视器 | 高集成度SoC开发调试

APM，AXI Performance Monitor，AXI性能监视器。AXI是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问&#xff0…

【Verilog HDL】FPGA-testbench基础知识

🎉欢迎来到FPGA专栏~testbench基础知识 ☆* o(≧▽≦)o *☆嗨~我是小夏与酒🍹 ✨博客主页：小夏与酒的博客 🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能…

FPGA与CPLD的区别

FPGA FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。内部基本结构为门阵列构成静态存储器（SRAM）。该SRAM可构成函数发…

关于CPLD与FPGA的对比分析

1.PLD/FPGA/CPLD PLD（Programmable Logic Device）:可编程逻辑器件，数字集成电路半成品，芯片上按照一定的排列方式集成了大量的门和触发器等基本逻辑元件，使用者按照设计要求运用开发工具将这些片内的元件连接起来&…

Modelsim 错误之 Error loading design

使用modelsim仿真时，基本上都会遇到过error loading design 的问题，网上也有很多关于相关问题的解答，基本上可以覆盖最常见的原因，比如端口不匹配，没有例化模块等等。但是最近在使用Libero的modelsim进行后仿真时&…

通过VHDL实现BlockRAM

收藏并分享一篇文章，内容是使用VHDL语言来描述Block Ram，防止丢失，侵删。原文链接：https://www.eefocus.com/guozhiyang/blog/14-03/302339_47a70.html?mobile1 Block Ram作为一种固定资源存在于FPGA内，我们在设计中…

FPGA基本结构与内部资源

一、目前主流FPGA都采用了SRAM工艺的查找表(LUT)结构，LUT本质上就是一个RAM。二、FPAG内部组成部分主要有：可编程输入/输出块(IOB)、可配置逻辑块(CLB)、嵌入式块RAM(BRAM)、丰富的布线资源、底层内嵌功能资源、内嵌专用硬核资源等。 (1)、可编程输入/…

数字电路（六）组合电路设计和使用门进行仿真

设计时序电路的步骤将实际问题抽象出变量绘制真值表得到表达式并且化简（卡诺图或者代数方法） 对于扇入确定的门

（三）补码转换和译码器

补码转换 timescale 1ns/10psmodule device(a,a_comp); input [7:0]a; //括号要写在前面 output[7:0]a_comp; wire[6:0] b;//按位取反的幅度位 wire[7:0] y;//负数的补码 assign b~a[6:0]; assign y[6:0]b1;//按位取反再加1 assign y[7]a[7];//符号位不变 assign a_compa[7]?…

FPGA的工艺与原理

CPLD 是可以等价于 GAL 的阵列，编程的数学模型是基于多项式的乘用与门电路实现，而多项式的加用或门电路实现。那么我们 FPGA 的编程机理是什么呢？它为什么能够实现我们任意的函数表达式呢？我们在上一讲已经知道了 FPGA就实现技术是…

FPGA时序分析与约束（4）——时序分析，时序约束，时序收敛

一、前言在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，之后又把理想化的时钟变成了实际的时钟考虑了进来，在阅读本文之前，强烈推荐优先阅读本系列之前的文章，毕竟这是我们继续学习的基础&#xff0c…

【USTC】verilog 习题练习 36-40

36 条件运算符题目描述 Verilog中有一个跟C语言中类似的三目条件运算符（ ? : ）,其语法格式为： (condition ? if_true : if_false) 该表达式可以用于为其它信号赋值，例如：signal condition ? if_true : if_fals…

【USTC】verilog 习题练习 21-25

21 基于端口名称的实例化题目描述创建一 verilog 电路，实现对模块 mod_a 基于端口名称的实例化，如下图所示： 其中mod_a模块的代码为： module mod_a (output out1,output out2,input in1,input in2,input in3,in…

FPGA基本逻辑单元

一、逻辑单元：在FPGA器件内部，用于完成用户逻辑的最小单元，ALTERA叫做LE(Logic Element),XILINK叫做LC(Logic Cell)。二、逻辑单元主要由两部分组成：查找表(LUT)、可编程寄存器。查找表用于完成用户需要的逻辑功能，…

ASML逆袭史：人、资金、技术，缺一不可

前言近年来，由于众所周知的原因，荷兰ASML（阿斯麦）公司的先进半导体制造设备——光刻机，进入普通大众视野，成为人们茶余饭后谈论的焦点话题之一。 1月底，“美日荷三方谈判达成协议，可…

5.什么是EDA技术

目录什么是EDA技术？概念分析EDA的设计流程什么是EDA技术？ 概念 EDA(ELEctrinic design automation)是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理和智能化技术等，进行电子产品自动化设计的一门新技术。使用…

[静态时序分析简明教程(十)]组合电路路径set_max/min_delay

静态时序分析简明教程-组合电路路径一、写在前面1.1 快速导航链接二、组合电路路径2.1 SDC约束2.2 举例三、总结一、写在前面一个数字芯片工程师的核心竞争力是什么？不同的工程师可能给出不同的答复，有些人可能提到硬件描述语言，有些人…

【Vivado那些事儿】多版本VIVADO，怎么设置默认运行版本？

多版本VIVADO，怎么设置默认运行版本？前言问题解决结语前言有过工程开发经验的小伙伴都会有过在同一台计算机上安装多个Vivado版本的情况，例如装了Vivado 2018.3、Vivado 2018.2、Vivado 2021.1这三个版本。当在开发FPGA项目时，会…

ZYNQ：【1】深入理解PS端的TTC定时器（Part1：原理+官方案例讲解）

碎碎念：好久不见，甚是想念！本期带来的是有关ZYNQ7020的内容，我们知道ZYNQ作为一款具有硬核的SOC，PS端很强大，可以更加便捷地实现一些算法验证。本文具体讲解一下里面的TTC定时器，之后发布的Part…

关于CrazyBingo开发的汉字字模转mif文件C2Mif软件的使用*

关于CrazyBingo开发的汉字字模转mif文件C2Mif软件的使用首先下载这款C2Mif免费软件打开软件界面如下打开**PctoLCD2002**字模提取软件，选择字符模式，需要注意的是C2Mif软件必须按照红框中的字符前缀和尾缀设置生成才行。提取完成之后保存为txt文…

Verilog入门教程与实例分享

本文目录前言一、Verilog入门教程1.基础语法2.数值表示3.数据类型4.表达式5.编译指令6.过程结构7.过程赋值8.语句块9.连续赋值语句10.延时语句11.时序控制12.条件语句13.多路分支语句14.循环语句15.过程连续赋值16.数值转换二、Verilog实例分享1.计算数据位数2.多次判断3.循环计…

ZYNQ之嵌入式学习----开篇实验Hello World

1 ZYNQ 嵌入式系统的开篇实验Hello World 阅读本文需先学习: FPGA学习----Vivado软件使用 1.1 ZYNQ 嵌入式系统开发流程创建Vivado工程使用IP Integrator 创建 Processor System生成顶层HDL生成比特流，导出到SDK在SDK中创建应用工程板级验证开篇实验任务是在 …

片上网络NoC（4）——直连拓扑

目录一、前言二、直连拓扑三、总结一、前言本文中，我们将继续介绍片上网络中拓扑相关的内容，主要介绍直连拓扑，在此之前，我们已经介绍过了拓扑的指标，这将是继续阅读本文的基础，还没有了解相关内容…

FPGA实现短时傅里叶变换

实现FFT点数可调、步进可调的短时傅里叶变换，支持波形加窗，窗类型可配置。方案框图实现效果

Quartus Ⅱ中遇到的问题

记录Quartus中遇到的报错一、Failed to launch MegaWizard Plug-In Manager 报错：Failed to launch MegaWizard Plug-In Manager. PLL IntelFPGA IP v18.1 could not be found in the specified librarypaths. 原因：编译后无法再打开IP核查看了&…

关于激光探测器光斑质心算法在FPGA硬件的设计

目录 0引言 1CCD采集图像质心算法 2基于FPGA的图像质心算法 3仿真结果与分析 4结论 0引言在一些姿态检测的实际应用中，需要在被测对象上安装激光探测器[1]，利用CCD相机捕捉激光光斑来检测观测对象的实际情况，光斑图像质心坐标的提取是图…

vivado 2019.2下载地址分享，网盘分享

vivado 2019.2 有三个压缩包分卷，下载完成后直接解压即可链接：https://pan.baidu.com/s/1_KQk1UCwHt-R1GKGlUKtGg 提取码：520y

PS端GPIO配置和基本介绍

Xilinx PS GPIO 驱动程序。该驱动程序支持 Xilinx PS GPIO 控制器。 GPIO 控制器支持以下功能： The GPIO Controller supports the following features: 4 banksMasked writes (There are no masked reads)屏蔽写入Bypass mode 旁路模式Configurable Interrupts…

AD9371 官方例程

文章目录前言一、HDL方面1. ZYNQ 核根据ZCU106平台修改（**参考UG1244 ZCU106 Evaluation Board**），尤其注意**DDR**的配置（**参考美光 MTA4ATF51264HZ**）2.dacfifo 深度要修改 ，地址位宽小于等于16&…

axi4 exclusive 原子操作

axi4 exclusive 原子操作 axi4

FPGA原理与结构——可配置逻辑块CLB（Configurable Logic Block）

一、什么是CLB 1、CLB简介可配置逻辑块CLB（Configurable Logic Block）是xilinx系类FPGA的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx 7系类），是实现时序逻辑电路和组合逻辑电…

AMBA总线协议（4）——AHB（二）

目录一、前言二、AHB操作概述三、AHB 基本传输 1、简单传输 2、带有等待的传输 3、多重传输四、AHB传输类型五、小结一、前言在之前的文章中对于AMBA AHB做了一个简单的介绍，AHB 主要用于高性能模块(如 CPU、DMA 和 DSP 等)之间的连接&#x…

AMBA总线协议（10）——APB

一、前言在之前的文章中，我们详细地介绍了AHB的相关内容，在这篇文章里我们会开始APB总线的学习，由于APB总线协议的内容真的非常少（手册才34页，比起那些动辄成百上千页的手册来说真的太友好啦），…

[FPGA IP系列] BRAM IP参数配置与使用示例

FPGA开发中使用频率非常高的两个IP就是FIFO和BRAM，上一篇文章中已经详细介绍了Vivado FIFO IP，今天我们来聊一聊BRAM IP。本文将详细介绍Vivado中BRAM IP的配置方式和使用技巧。一、BRAM IP核的配置 1、打开BRAM IP核在Vivado的IP Catalog中找到B…

FPGA可重配置原理及实现（2）——要求与标准

一、前言在之前的文章中着重介绍了FPGA的可重构技术，可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景。在此基础上，我们简单介绍了与此技术相…

＜FPGA＞好的编码风格（1）--尽量避免组合逻辑环路（Combinational Loops）

什么是组合逻辑环路？ 组合逻辑环路（Combinational Loops）：指组合逻辑的输出信号不经过任何时序逻辑（FF等），而是直接反馈到输入节点，从而构成的电路环路。此外，如果直接将…

signaltap调试遇到Program the device to continue

**问题描述：**在signaltap调试时遇到了一直报Program the device to continue的问题，检查连线和驱动都没问题 **原因：**重新编译后的程序，没有再次下载到板子上，导致找不到驱动 **解决方案：**将重新编译后…

SystemVerilog学习（6）——验证平台

一、概述测试平台（Testbench）是整个验证系统的总称。它包含了验证系统的各个组件、组件之间的互联关系，测试平台的配置与控制等， 从更系统的意义来讲，它还包括编译仿真的流程、结果分析报告和覆盖率检查等。从狭义上…

异步FIFO设计的仿真与综合技术（2）

概述本文主体翻译自C. E. Cummings and S. Design, “Simulation and Synthesis Techniques for Asynchronous FIFO Design 一文，添加了笔者的个人理解与注释，文中蓝色部分为笔者注或意译。前文链接：异步FIFO设计的仿真与综合技术&#xff0…

Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）

文章目录 ISE开发环境Vivado开发环境方式1：XDC文件约束方式2：生成选项配置 ISE开发环境 ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击Generate Programming File，选择Process Properties， 在弹出的窗口选…

SystemVerilog学习（4）——自定义结构

一、通过typedef来创建用户自定义类型 typedef语句可以用来创建新的类型。例如,你要求一个算术逻辑单元(ALU)在编译时可配置,以适应8比特、16比特,24比特或32比特等不同位宽的操作数。在Verilog中,你可以为操作数的位宽和类型分别定义一个宏(macro),如例2.32所示。 SV则提供了…

千兆以太网网络层 ARP 协议的原理与 FPGA 实现

文章目录前言一、ARP 帧的应用场景和存在目的二、ARP 帧工作原理三、以太网 ARP 帧发包实例设计四、以太网 CRC校验代码五、以太网 ARP 帧发包测试---GMII1.模拟数据发送2.仿真模块3.仿真波形六、以太网 ARP 帧发包测试---RGMII1.顶层文件2 .仿真代码七、上板测试（RGMII）前言…

运算电路（1）——加法器

一、引言微处理器是由一片或少数几片大规模集成电路组成的中央处理器。这些电路执行控制部件和算术逻辑部件的功能。微处理器能完成取指令、执行指令，以及与外界存储器和逻辑部件交换信息等操作，是微型计算机的运算控制部分。它可与存储器和外围电路芯片…

SystemVerilog学习（2）——数据类型

一、概述和Verilog相比，SV提供了很多改进的数据结构。它们具有如下的优点： 双状态数据类型：更好的性能，更低的内存消耗队列、动态和关联数组：减少内存消耗，自带搜索和分类功能类和结构：支持抽…

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）

文章目录 1. ISE环境（UCF文件）2. Vivado环境（XDC文件） 本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。 ISE使用UCF文件格式，Vivado使用XDC文件&…

基于FPGA的图像sobel锐化实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览将FPGA的仿真结果导入到matlab显示图像效果 2.算法运行软件版本 MATLAB2022a,vivado2019.2 3.部分核心程序 .................................…

【Scala】 2. 函数

2. 函数 scala运算符、if … else …两部分和C语言类型，这里不再赘述，这里从for循环开始讲讲scala和c/c的不同之处。 2.1 for循环 scala中主要包含to和until两个关键字，下面分别看看两者的用法，看例子就行了。 (1) to的用法 …

创龙TL6678F开发板: 实现FPGA与DSP之间 SRIO(3.125Gbps, 4x)通信

创龙TL6678F开发板官方Demo:SRIO_AD9613 实现了FPGA和DSP之间的SRIO通信, SRIO的速率为5Gbps. 在FPGA端, srio_gen_2 模块的参考时钟为 125MHz. 而Demo: udp_10g_echo 实现了10G以太网通信, ten_gig_eth_pcs_pma模块的参考时钟为156.25 MHz. 两者共用一个 cdcm61002, 且两个参考…

C语言实现获取文件大小、创建时间、修改时间（stat结构体）

源代码： #include <stdio.h> #include <stdlib.h> #include <string.h> #include <stdint.h> #include <sys/stat.h> #include <sys/types.h>#define EXE_ABORT() {system("pause");return 0;} #define FILEPATH &q…

双向端口（转自Qian得专栏）

http://blog.csdn.net/guqian110/article/details/10189007 1. 双向端口简介三态缓冲器也称三态门，其典型应用是双向端口，常用于双向数据总线的构建。在数字电路中，逻辑输出有两个正常态：低电平状态（逻辑0&#xff09…

Verilog HDL 基础语法

一、逻辑值 0: 逻辑低电平，条件为假 1: 逻辑高电平，条件为真 z: 高阻态，无驱动 x: 未知逻辑电平二、实际例子 1. 模块名一般与文件名相同线网型变量会被映射成一条真实存在的物理连线。寄存器型变量会被映射成一个寄存器。 2. 参数 para…

VHDL语言基础-组合逻辑电路-概述

目录概述： 组合逻辑电路：——电路无记忆功能组合逻辑电路的设计方法： 传统的设计方法：采用标准组件进行设计组合逻辑电路的设计方法： 两种设计方法的比较： 概述： 数字电路按其完成逻辑…

[FPGA IP系列] 2分钟了解FPGA中的BRAM

FPGA设计中，BRAM是一项非常关键的内置存储资源，FPGA开发需要熟练使用BRAM，今天再复习一下BRAM的知识，包括BRAM的定义、组成、应用等等。一、BRAM介绍 1、BRAM的定义 RAM是Random Access Memory，也就是随机访问数据…

Xilinx ZYNQ系列10款型号IDCODE汇总（2023年7月最新版）

ZYNQ系列产品选型手册：zynq-7000-product-selection-guide /* Zynq Devices. */ #define IDCODE_XC7Z007 0x03723093 #define IDCODE_XC7Z010 0x03722093 #define IDCODE_XC7Z012 0x0373C093 #define IDCODE_XC7Z014 0x03728093 #defi…

VHDL语言基础-时序逻辑电路-触发器

目录触发器： D触发器： 触发器的VHDL描述： 触发器的仿真波形如下：编辑时钟边沿检测的三种方法： 方法一: 方法二： 方法三： 带有Q非的D触发器： 带有Q非的D触发器的描述&am…

使用 FPGA 评估板学习 VHDL

特点使用 Arrow 经济实惠且适合面包板的 FPGA 开发板 (BeMicro MAX 10) ，创建光传感器、温度传感器、运动传感器和汽车显示器学习 FPGA 和电子学背后的理论，包括理解正在发生的事情所需的数学和逻辑了解什么是 FPGA 以及它与微控制器或 ASIC 的区别设置…

HDLBits 练习 Always if2

Always if2 一个常见的错误：如何避免产生锁存器。当设计一的电路的时候，你首先应该从电路的角度去思考。我想要一个逻辑门我想要一个有着3和输入和3输出的组合逻辑电路。我想要一个后边跟着一个触发器的组合逻辑电路。你必须不能先写代码&#xf…

开源、低成本的 Xilinx FPGA 下载器（高速30MHz）

目前主流的Xilinx下载器主要有两种：一种是Xilinx官方出品的Xilinx Platfom Cable USB，还有一个就是Xilinx的合作伙伴Digilent开发的JTAG-HS3 Programming Cable。 JTAG-HS系列最大支持30MHz下载速度，基于FTDI的FT2232方案。 JTAG-HS系列对比…

150家半导体企业IPO最新进展（附企业名录）

前言根据Omdia的数据显示，2022年全球在第一季度、第二季度、第三季度实现的半导体收入分别为1593亿美元、1581亿美元、1470亿美元，分别环比下降0.03%、1.9%、7.0%。目前，半导体产业链经历了自2022上半年的欣欣向荣，到2022年下半…

PCI总线的基础知识快速学习（二）（适合新手）

一、系统地址空间、PCI的地址空间和PCI的配置空间之间的映射关系从上一篇我们知道PCI有32位或64位的地址/数据复用线，所以对于一个32位地址线的PCI主设备，如果它发起存储器访问，它可以寻址到的最大地址是BB***1KB*1024*1024*44GB&#xff0…

[FPGA IP系列] FPGA常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH）

本文主要介绍FPGA中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。一、RAM RAM(Random Access Memory)是FPGA中最基本和常用的内部存储块，根据不同架构可以实现不同容量，最大可达几十Mb。 FPGA中的RAM主要包括: 分布式RAM：存在于逻辑块…

不可不知的FPGA内部结构

本文主要介绍FPGA器件的内部结构，可以让我们掌握硬件描述语言和内部单元和连线的映射关系。其实无论是Xilinx，Altera，Lattice，还是国产 ，内部架构和开发软件都大同小异，一款用熟了，其它FPGA芯片…

MicroBlaze系列教程（7）：AXI_SPI的使用(M25P16)

文章目录 AXI_SPI简介MicroBlaze硬件配置常用函数使用示例波形实测参考资料工程下载本文是Xilinx MicroBlaze系列教程的第7篇文章。 AXI_SPI简介 Xilinx AXI-SPI IP共有两个：一个是标准的AXI_SPI，即4线制SPI，CS、SCLK、MOSI和MISO，另一个是AXI_Quad SPI，支持配置成标准SP…

在线升级之ICAP,ISP,BIN,HEX,MCS

学到了ICAP，做做笔记。具体可参考：FPGA中ICAP原语的使用——Multiboot功能的实现_朽月的博客-CSDN博客 ICAP是管理内部配置访问端口的原语，于是我学习的第一个原语。对于原语的概念简而言之就是类似IP核的存在，是既成的电路结构&…

FPGA实战小项目2

基于FPGA的贪吃蛇游戏基于FPGA的贪吃蛇游戏基于fpga的数字密码锁ego1 基于fpga的数字密码锁ego1 基于fpga的数字时钟 basys3 基于fpga的数字时钟 basys3

UART接口的FPGA实现（一）——UART接口的相关基础知识

UART系列文章先介绍UART的基础知识，然后自己动手写Verilog代码实现这个接口并进行测试，最后介绍Xilinx的AXI-uartlite IP核。本系列文章编写时参考了乔庐峰老师编写的VerilogHDL教材第15章和Xilinx官方文档pg142-axi-uartlite。一、UART简介 UART是FP…

SPI接口的FPGA实现（三）——Verilog代码实现SPI接口

上一篇文章我们介绍了DAC81416的配置过程，这一篇我们就用Verilog代码具体实现这个过程，这一篇的代码具有普遍性，以后所有DA/AD的配置代码都可以在本文所展示的代码上进行修改获得。这里先给出源代码链接和一个通用fifo（作为子模块…

芯片验证学习随记1-随机约束,线程与UVM组件

分享常见写法,以便工作查询使用 TreeExplorer 声明随机变量的类权重分布集合成员和inside 条件约束打开或关闭约束选择不同约束组合内嵌约束 soft : 软约束: 当内外部约束不满足时, 软约束优先级更低随机数函数 randomize() -> pre_ 和post 简单的随机化约束数组…

xqueue：基于C语言实现的循环队列缓冲区

文章目录1. 为什么需要FIFO2. FIFO的存取顺序3. FIFO的代码实现4. 开源地址精选1. 为什么需要FIFO FIFO 是First-In First-Out的缩写，它是一个具有先入先出特点的缓冲区。可以理解成一个大的水池，水对应数据，注水速度对应数据输入的频率&a…

AM62X +FPGA+AD/DA 的TSN工业网关解决方案

德州仪器(TI)推出了新的高度集成处理器Sitara AM62，旨在将边缘人工智能(AI)处理扩展到下一代应用程序，新处理器的低功耗设计支持双屏幕显示和小型人机界面(HMI： Human-Machine Interface)应用。工程师可以根据现场要求，在任何地方…

FPGA源同步输入时序约束（三）

本节主要介绍FPGA源同步输入约束——时序例外约束时序例外约束其实就是告诉fpga的静态时序分析工具 ，哪些路径需要进行时序分析，哪些不用进行时序分析。如果不加入时序例外约束，fpga就会把一些不相关时钟域的信号进行时序分析，从…

要想玩转FPGA，按这4个步骤来

FPGA作为一种高新技术，由于其结构的特殊性，可以重复编程，开发周期较短，越来越受到电子爱好者的青睐，其应用已经逐渐普及到了各行各业。因此，越来越多的学生或工程师都希望跨进FPGA的大门掌握这门技术。网络…

【zedboard找不到COM串口bug】驱动下载地址

今天在使用zedboard过程中出现了sdk终端没有COM串口的问题： 解决方法见【zedboard串口bug最终解决办法】zynq开发在SDK 终端Teminal找不到COM3、COM5等接口无法连接uart串口 ZYNQ驱动问题解决办法_https://blog.csdn.net/taneeyo/article/details/1149_Taneeyo的…

国产FPGA选型指南：如何选择适合你的国产FPGA芯片？

FPGA自1985年由Xilinx的创始人之一Ross Freeman发明后，全球90%的FPGA市场一直被国外厂家所占有，主要是这四家公司：Xilinx、Altera、Lattice、Microsemi。 Xilinx 和Altera公司占据了全球近80%以上的市场份额，且拥有着FPGA领域绝大…

MicroBlaze系列教程（9）：xilisf串行Flash驱动库的使用

文章目录 1. xilisf库简介2. xilisf库函数3. xilisf配置4. xilisf应用示例工程下载本文是Xilinx MicroBlaze系列教程的第9篇文章。 1. xilisf库简介 xilisf库（Xilinx In-system and Serial Flash Library）是Xilinx 提供的一款串行Flash驱动库，支持常用的 Atmel 、Intel、S…

FPGA抗辐射加固方法

FPGA抗辐射加固方法1.刷新芯片2.FPGA三模工具3.Microsemi FPGA三模4.Xilinx FPGA三模1.刷新芯片一般三模冗余处理和配置刷新芯片同时使用，以此来提高FPGA芯片在空间环境下抗辐射和稳定工作的能力。具体可以参考文章航天用SRAM型FPGA定时刷新控制电路应用研究。 2…

7Z010 引脚功能详解

本文针对7Z010芯片，详细讲解硬件设计需要注意的技术点，可以作为设计和检查时候的参考文件。问了方便实用，按照Bank顺序排列，包含配置Bank、HR Bank、HP Bank、GTX Bank、供电引脚等。参考文档包括： ds187-XC7Z010-X…

7A50T 引脚功能详解

本文针对7A50T芯片，详细讲解硬件设计需要注意的技术点，可以作为设计和检查时候的参考文件。问了方便实用，按照Bank顺序排列，包含配置Bank、HR Bank、HP Bank、GTP Bank、供电引脚等。参考文档包括： ds181_Artix_7_D…

AMBA总线协议（1）——概述

目录一、AMBA总线简介二、基于AMBA 的典型微控制器三、AHB介绍 1、概述 2、典型结构 （1） AHB 主机（AHB Master） （2）AHB 从机（AHB Slave） （3）AHB 仲裁…

AMBA总线协议（3）——AHB（一）

目录一、前言二、什么是AHB总线 1、概述 2、一个典型的基于AHB总线的微处理器架构 3、基本的 AHB 传送特性三、AMBA AHB总线互联四、小结一、前言在之前的文章中我们初步的了解了一下AMBA总线中AHB,APB,AXI的信号线及其功能，从本文开始我们…

用verilog实现串行信号转8bit并行信号

串行信号转并行信号即为解串器（deserialize）。输入信号有时钟信号clk，复位信号rst和串行数据输入信号din。输出信号为8bit并行信号dout。每经过8个时钟周期，便把收到的8个串行信号合成并行信号并输出，等下8个时钟…

FPGA原理与结构——时钟资源

一、时钟概述 1、时钟时钟，即clock信号，是由晶体经过激发产生的振荡电路。模拟端通过各种技术（PLL,DPLL）产生规律、周期性变化的信号给数字端，数字端使用该信号的边沿进行过赋值（procedural assignment&a…

用verilog实现异步复位、同步释放电路

相关重要概念：建立时间，保持时间；同步时序，异步时序；亚稳态； 时序电路里面需要复位，异步复位相比于同步复位最大的优点就是可以节约资源。但是异步复位在上升沿时如果同时遇到时钟的上升沿&a…

数字IC笔试千题解--编程脚本篇（八）

前言出笔试题汇总，是为了总结秋招可能遇到的问题，做题不是目的，在做题的过程中发现自己的漏洞，巩固基础才是目的。所有题目结果和解释由笔者给出，答案主观性较强，若有错误欢迎评论区指出，资料…

01 初识FPGA

01 初识FPGA 一.FPGA是什么 FPGA（Filed Programmable Gate Array），现场可编程门阵列，一种以数字电路为主的集成芯片，属于可编程逻辑器件PLD的一种。 1.1 两大巨头 Xilinx(赛灵思)Altera（阿尔特拉&#…

FPGA原理与结构——ROM IP的使用与测试

一、前言本文介绍Block Memory Generator v8.4 IP核实现ROM，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考： FPGA原理与结构——块RAM（Block RAM,BRAM）http…

MATLAB仿真通信系统的眼图

eyediagram eyediagram(complex(used_i,used_q),1100)

FPGA可重配置原理及实现（1）——导论

一、概述可重配置技术是Xilinx提供的用来高效利用FPGA设计资源实现FPGA资源可重复利用的最新的FPGA设计技术，这种技术的发展为FPGA应用提供了更加广阔的前景。术语“重构”是指FPGA已经配置后的重新编程。FPGA的重构有两种类型：完全的和部分的。完全重…

AD9371 AGC

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

VivadoAndTcl: namespace

命名空间，其实际是一系列变量和过程的合集，从而让TCL 解释器能够对这些变量和过程进行分类管理。 # 声明如下 namespace eval ns0 {proc print {} {puts "Tcl Proc 0" }proc add {a b} {return [expr {$a $b}] } }namespace eval ns1 …

孩子都能学会的FPGA：第二十四课——用FPGA和格雷码实现异步FIFO

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

Tcl基础知识

一、概述 Tcl 语言的全称 Tool Command Language，即工具命令语言。这种需要在 EDA 工具中使用的相当之多，或者说几乎每个 EDA 工具都支持 Tcl 语言，并将它作为自己的命令shell。静态时序分析中多用的 Synopsys Tcl 语言&#xff0c…

千兆以太网网络层 IP 协议介绍与 IP 校验和算法实现

文章目录前言一、IP 协议数据字段格式二、IP 协议首部详解三、IP 首部校验和算法介绍四、用 Verilog 实现五、模块仿真六、仿真结果前言本章将讲解千兆以太网网络层 IP 协议的内容及算法实现。IP 层的实质是在MAC 层的基础上将原有协议进行一个更加细化的定义而得。它最核心…

孩子都能学会的FPGA：第二十课——用FPGA实现定点数的开方运算

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

AD9371 官方例程裸机SW 和 HDL配置概述（二）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

RISC-V处理器设计（四）—— Verilog 代码设计

一、前言从6月底刚开始接触 risc-v 架构，到现在完成了一个 risc-v cpu 的设计，并且成功移植了 rt-thread nano 到本 cpu 上运行，中间经过了 4个多月的时间，遇到了数不清的问题，也想过放弃，但好在最后还是…

产品推荐 - 基于6U VPX的双TMS320C6678+Xilinx FPGA K7 XC7K420T的图像信号处理板

综合图像处理硬件平台包括图像信号处理板2块，视频处理板1块，主控板1块，电源板1块，VPX背板1块。一、板卡概述图像信号处理板包括2片TI 多核DSP处理器-TMS320C6678，1片Xilinx FPGA XC7K420T-1FFG1156，1片…

时钟域交叉设计——Clock Domain Crossing Design

What is Metastability? 任何关于时钟域交叉（CDC）的讨论，都应从对可变性和同步性的基本了解开始。通俗地说，可变性是指一种不稳定的中间状态，在这种状态下，最轻微的干扰也会导致稳定状态的恢复。当应用于…

FPGA——三速自适应以太网设计（2）GMII与RGMII接口

FPGA——以太网设计（2）GMII与RGMII 基础知识（1）GMII（2）RGMII（3）IDDR GMII设计转RGMII接口跨时钟传输模块基础知识 （1）GMII GMII:发送端时钟由MAC端提供下…

FPGA FIFO 读取模式

FPGA FIFO 读取模式分两种： Normal Mode: In normal mode, the “rdreq” signal serves as the read request or read enable. When this signal goes high, the data output provides the first data from the FIFO.Essentially, in normal mode, data is availa…

FPGA时序分析与约束（10）——生成时钟

一、概述最复杂的设计往往需要多个时钟来完成相应的功能。当设计中存在多个时钟的时候，它们需要相互协作或各司其职。异步时钟是不能共享确定相位关系的时钟信号，当多个时钟域交互时，设计中只有异步时钟很难满足建立和保持要求。我们将在后面…

【FPGA图像处理实战】- 图像处理前景如何？就业前景如何？

图像处理是FPGA应用的主要领域之一，图像处理数据量特别大且对实时性处理要求高的场景，这恰好能发挥FPGA流水线可实时处理的优势。那么FPGA图像处理的前景如何？一、FPGA开发（图像处理）招聘就业情况看FPGA图像处理前景，最简单的方式--我们去招聘网站上搜一搜，看看招…

FPGA | Verilog基础语法

这里写自定义目录标题 Case语句系统任务$dumpfile | 为所要创建的VCD文件指定文件名。$dumpvar | 指定需要记录到VCD文件中的信号$fscanf$fread菜鸟教程连接 Case语句 case(case_expr)condition1 : true_statement1 ;condition2 : true_stat…

signed char表示的最大数据范围是多少？

signed char表示的最大数据范围是多少。 1.首先要明白负数在计算机内是以补码的形式存储的，最高位1代表是负数，最高位0代表正数。 2.char数据类型占据一个字节。 3.一个字节表示的最大负数是(1)111_1111即-127；一个字节表示的最大正数是(0)11…

产品推荐 - 基于Xilinx Virtex UltraScale+的XUP-P3R FPGA加速卡

1、产品概述 XUP-P3R还集成了一个板卡管理控制器（BMC），用于先进的系统监控，这大大简化了平台的集成和管理。所有这些特点结合起来，使XUP-P3R成为广泛的数据中心应用的理想选择，包括网络处理和安全、加速、存…

FPGA——DDR3的IP核

FPGA——DDR3的ip核 IP核配置基于MIG核代码基于AXI接口的DDR3 IP核配置 1 2 3 4 5 6 基于MIG核代码控制MIG核的信号进行读写 module MIG_APP_Drive(input i_ui_clk ,input i_ui_rst ,input init_calib_…

产品推荐 | 基于XC7K325T的FMC接口万兆光纤网络验证平台

01、产品概述 TES307是一款基于XC7K325T FPGA的万兆光纤网络验证平台，板卡具有1个FMC（HPC）接口，4路SFP万兆光纤接口、4路SATA接口、1路USB3.0接口。板载高性能的FPGA处理器可以实现光纤协议、SATA总线控制器、以及USB3.0高速串…

FPGA——XILINX原语（1）

FPGA——XILINX原语（1） 1.时钟组件（1）BUFG（2）BUFH（3）BUFR（4）BUFIO（5）使用场景 2.IO端口组件（1）IDDR&#xff0…

SystemVerilog学习（9）——随机化

目录一、概述二、随机化 2.1、如何简单地产生一个随机数 2.1.1 利用系统函数产生随机数 2.1.2 urandom() 2.2、什么需要随机化 2.3、随机约束 2.3.1 rand 和 randc 2.3.2 随机约束的使用 2.3.3 约束块三、总结一、概述随着设计变得越来越大,要产生一个完整的激…

VivadoAndTcl: eval

用于拼接执行多个命令。后面可以接一个或者多个参数，如果是一个参数，则把这个参数当做命令来执行，如果是多个参数，则将多个参数用concat命令连接起来后再执行。举例如下： # 一个参数的情况 set do {set var0 {hello…

arch modelsim 解决无法运行

13.0的quartus modelsim版本10.1d 是32位的修改/etc/pacman.conf [multilib] Include /etc/pacman.d/mirrorlistpacman -Sy安装 lib32-l…

数字IC笔试题——门控时钟与控制信号电平、与门门控、或门门控、上升沿门控、下降沿门控

门控时钟问题。 （华为-2019-芯片-数字-34） 从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用N…

FPGA——芯片手册学习（AD7606）

芯片手册学习（AD7606） 芯片封装图引脚功能图总结要操作的端口芯片时序芯片封装图引脚功能图总结要操作的端口 6 PAR/SER/BYTE/ SEL :并行、串行、字节选择，我们使用并行，设置为0 7 STBY:睡眠控制，0电平睡眠 9 10 C…

HDLbits 刷题 -- Alwaysblock2

学习： For hardware synthesis, there are two types of always blocks that are relevant: Combinational: always (*)Clocked: always (posedge clk) Clocked always blocks create a blob of combinational logic just like combinational always blocks, but…

基于FPGA的图像累积直方图verilog实现,包含tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 Vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps // // Company: // Engineer: // // Design Name: // …

HDLbits 刷题 --Conditional

学习: Verilog has a ternary conditional operator ( ? : ) much like C: (condition ? if_true : if_false) This can be used to choose one of two values based on condition (a mux!) on one line, without using an if-then inside a combinational always block. …

产品推荐 | 基于VIRTEX UltraScale+系列的 FACE-VU3P-B高性能FPGA开发平台

01、产品概述 FACE-VU3P-B高性能FPGA开发平台是FACE系列的新产品。FACE-VU3P-B搭载有16nm工艺的VIRTEX UltraScale系列主器件XCVU3P。该主器件具有丰富的FPGA可编程逻辑资源，其资源量高于常用的V7-690器件，并且其性能远远高于V7-690器件。平台板载有丰…

基于FPGA的cy7c68013a双向通信实验

转载至： https://blog.csdn.net/chengfengwenalan/article/details/80282946 基于FPGA的cy7c68013a双向通信实验本实验是基于FPGA的cy7c68013a的USB双向通信实验，以前折腾过一段时间cy7c68013a，没有入门时感觉好难，入门了就会感觉…

用verilog实现加法器

用verilog实现加法器加法器是组合逻辑电路中的常见器件，了解其结构很有必要。解决加法问题的根本是解决进位问题，解决进位问题的根本是理解加法竖式。比如计算二进制加法 1001（reg[3:0] in1） 1101（reg[3:0] in2&am…

[HDLBits] Exams/m2014 q4g

Implement the following circuit: module top_module (input in1,input in2,input in3,output out);assign out (!(in1^in2))^in3; endmodule

FPGA工程建立及其仿真

初步学习FPGA，总结学习的知识，不当之处请指正。分为3个部分， 1.工程建立及编译 2.引脚分配方法 3.quartusII自带仿真工具的使用 1.工程建立及编译打开quartus II可以看到这样的弹窗，选择Create a new Project。&#xff08…

AD9371 官方例程之 tx_jesd 与 xcvr接口映射

文章目录前言一、AD9371 ----> FMC_DP二、FMC_DP ----> FPGA_TX/RX三、rx_data_x and tx_data_x must be connected to the same channel四、ADRV9009 前言 axi_ad9371_tx_jesd --> util_ad9371_xcvr接口映射讲解一、AD9371 ----> FMC_DP AD9371内部原理图 …

DDR3 数据传输（四）

目录引言 AXI从侧接口参数 AXI从侧接口信号参考说明引言前文链接&#x

FPGA原理与结构——RAM IP核原理学习

目录一、什么是RAM 二、RAM IP介绍 1、RAM分类简介 2、可选的内存算法 （1）Minimum Area Algorithm（最小面积算法） （2）Low Power Algorithm （低功耗算法） （3&#x…

AMBA总线协议（9）——AHB（七）：终章

一、前言在之前的文章中我们讲述了AHB协议的分割传输机制，它使得从机可以决定一次传输是否继续进行，以防止传输的执行将占据大量的时钟周期，有效提高了总线的公平性与效率问题，本文中我们将一次性学习完AHB最后的内容&#xff0…

FPGA原理与结构——时钟IP核原理学习

一、前言在之前的文章中，我们介绍了FPGA的时钟结构 FPGA原理与结构——时钟资源https://blog.csdn.net/apple_53311083/article/details/132307564?spm1001.2014.3001.5502 在本文中我们将学习xilinx系列的FPGA所提供的时钟IP核，来帮助我们进一…

FPGA时序约束--实战篇（时序收敛优化）

目录一、模块运行时钟频率二、HDL代码 1、HDL代码风格 2、HDL代码逻辑优化三、组合逻辑层数 1、插入寄存器 2、逻辑展平设计 3、防止变量被优化四、高扇出 1、使用max_fanout 2、复位信号高扇出五、资源消耗 1、优化代码逻辑，减少资源消耗。 2、…

FPGA时序约束系列文章汇总

时序约束在FPGA开发中起着非常关键的作用。与时序约束相关的方面包括时钟分析、路径分析、布线和布局优化等。时序约束的正确性和准确性对于设计的成功是至关重要的，因为它们对电路的时序性能、功耗和资源利用率有着重要影响。有效的时序约束可以帮助设计人员充…

【数字IC/FPGA】手撕代码：模3检测器(判断输入序列能否被3整除)

今天我们来手撕一个常见的笔试题：模3检测，使用的方法是三段式Moore状态机。题目描述： 输入端口是串行的1bit数据，每个时钟周期进来一位新数据后，实时检查当前序列是否能整除3，若能则输出1，否则…

【数字IC/FPGA】手撕代码：模3检测器(判断输入序列能否被3整除)

今天我们来手撕一个常见的笔试题：模3检测，使用的方法是三段式Moore状态机。题目描述： 输入端口是串行的1bit数据，每个时钟周期进来一位新数据后，实时检查当前序列是否能整除3，若能则输出1，否则…

基于FPGA的OFDM基带发射机的设计与实现

文章目录前言一、OFDM描述二、本系统的实现参照 1.IEEE 802.11a协议主要参数2.不同调制方式与速率 3. IFFT映射关系4. IEEE 802.11a物理层规范5. PPDU帧格式三、设计与实现 1.扰码2.卷积编码与删余3.数据交织4.符号调制5.导频插入6.IFFT变换 7.循环前缀&加窗8.训练序列生成…

AXI-Stream协议详解（3）—— AXI4-Stream IP核原理分析

一、前言在之前的文章中，我们介绍了AXI-S协议的一些基础知识，这是我们进行本文学习的前置基础，因此建议在开始本文章的学习前，完整阅读以下两篇文章： AXI-Stream协议详解（1）—— Introduction…

Verilog 函数和任务

文章目录一、函数和任务简介二、Verilog 函数function三、Verilog 任务task四、函数 vs 任务4.1 automatic修饰4.2 函数vs任务4.2.1 共同点4.2.2 不同点一、函数和任务简介在Verilog代码中，通过把代码分成小的模块或者使用任务（task）和函…

高云FPGA系列教程（10）：letter-shell移植

文章目录 letter-shell简介letter-shell源码获取letter-shell移植函数和变量应用示例本文是高云FPGA系列教程的第10篇文章。 shell，中文是外壳的意思，就是操作系统的外壳。通过shell命令可以操作和控制操作系统，比如Linux中的Shell命令就包括…

片上网络NoC（3）——拓扑指标

目录一、概述二、指标 2.1 与网络流量无关的指标 2.1.1 度（degree） 2.1.2 对分带宽（bisection bandwidth） 2.1.3 网络直径（diameter） 2.2 与网络流量相关的指标 2.2.1 跳数（hop coun…

【CNN-FPGA开源项目解析】卷积层02--floatAdd16模块

文章目录前言浮点数加法的思路floatAdd16完整代码floatMult16代码逐步解析指数化为一致底数相加，处理进位溢出结果标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction] 其他变量宽度表特殊情况处理always敏感列表前言上一篇文章(floatMult16模块…

基于FPGA的图像直方图统计实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1、图像数据传输 4.2、直方图统计算法 4.3、时序控制和电路设计 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 timescal…

想学习FPGA，建议购买哪一款开发板呢？

FPGA项目： 多通道信号采集呈像系统该系统是以Artix-7系列的FPGA为主控芯片，设计并实现了一款基于A7系列开发板的多通道信号采集呈像系统，该设计采用DAC芯片（数模转换芯片）将数字信号转换成模拟信号，通过…

HDL FPGA 学习 - IP 模块收集，推荐书目，参考

目录 2 模块收集（不定期更新） 2.5 数字电路设计实用技术 3 参考编辑整理 by Staok，始于 2021.2 且无终稿。转载请注明作者及出处。整理不易，请多支持。本文件是“瞰百易”计划的一部分，尽量遵循“二项玻”定则&a…

cordic算法双曲系统计算指数，对数和开根

前篇文章讲述了cordic算法的圆周系统计算sin、cos、平方和开根、atan、坐标系变换。然而cordic算法还有更多的用法，求解更复杂的数学运算。双曲系统的两种模式可以分别求得指数，开根，对数等运算。旋转模式下，可求指数；…

趋高技术开发出超低价的视觉尺寸测量仪软件

2024年1月1日元旦节当日，深圳市趋高技术有限公司Fuxi实验室开发组成员成功开发出一款视觉尺寸测量仪软件。这款软件类比市场价格处于超低价。仅报三千二百元。有需要的码农或客户都可以了解一下，带回家。趋高技术HITREND是深圳的一家高科技公司。 …

【紫光同创国产FPGA教程】——（盘古EU22K开发板/PGL22G第三章）数码管静态显示实验例程

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com) 适用于板卡型号： 紫光同创PGL22G开发平台（盘古EU 22K） 仅需一根TypcC线&#xff0…

激光条纹中心线提取算法FPGA实现方案

1 概述激光条纹中心线提取是3D线激光测量领域一个较为基础且重要的算法。目前，激光条纹中心线提取已有多种成熟的算法，有很多相关的博客和论文。激光条纹中心线提取的真实意义在于工程化和产品化的实际应用，而很多算法目前只能用于学术研究…

vivado基本使用流程（详细版，一步步跟着来一定能成功）

创建工程 1、 2 3、项目名称不能有空格，目录不能含有中文路径 4、 5、 6、 7、 8、 9、 10、 11、 12、 13、 14、 15、 16、可以查看一下新建的文件二、设置IP核 1、 2、 3、 4、 5、 6、 7、可以查看到生成的ip核 8、找到例化模板，日常…

产品推荐 - 基于Xilinx Kintex-7 XC7K160T/325T/410T打造的水星Mercury+ KX2核心板

水星Mercury KX2核心板水星Mercury KX2核心板提供高性价比的Xilinx Kintex-7 28nm FPGA和常见的接口，如USB 2.0、PCIe Gen2和千兆以太网。 KX1有强大的FPGA和标准接口、很多具备LVDS能力的I/O、大容量DDR3 SDRAM、很多高速DSP slices，它既适合高端数字信…

【Verilog 教程】7.4Verilog CIC 滤波器设计

积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简单，没有乘法器，只有加法器、积分器和寄存器…

基于FPGA读写MT25QL FLASH芯片

在FPGA上面根据SPI接口协议用verilog语言读写MT25QL128ABA FLASH芯片目录前言一、FLASH简介二、管脚信息三、存储容量四、操作命令顺序五、使能命令(06h) 六、4KB区块擦除命令(20h) 七、轮询指令(05h) 八、页写指令(02h) 九、页读指令(03h) 十、SPI时序参考…

【东枫科技招聘】实习：无线通信工程

位置北京市、海淀区实习：无线通信工程下一代移动网络在信号质量、灵敏度和动态切换性能方面越来越难以测试。特别是对于通信系统，简单的射频测试不足以测量这些参数。这就是为未来5G 和 6G 通信系统开发复杂的测试和测量硬件和软件的原因。我们的客…

FPGA高端项目：UltraScale GTH + SDI 视频解码，SDI转DP输出，提供2套工程源码和技术支持

目录 1、前言免责声明 2、相关方案推荐我这里已有的 GT 高速接口解决方案我目前已有的SDI编解码方案 3、详细设计方案设计框图3G-SDI摄像头LMH0384均衡EQUltraScale GTH 的SDI模式应用UltraScale GTH 基本结构参考时钟的选择和分配UltraScale GTH 发送和接收处理流程UltraScale…

孩子都能学会的FPGA：第三十三课——用FPGA实现一个通用的SPI主机接收模块

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

【基带开发】AD9361通信基础：复数乘法除法

复数是实数和虚数的组合例子：3.6 4i, −0.02 1.2i, 25 − 0.3i, 0 2i 乘法除法

HDL FPGA 学习 - FPGA基本要素，开发流程，Verilog语法和规范、编写技巧

目录 Altera FPGA 基本要素 FPGA 开发流程和适用范围设计和实施规范顶层设计的要点 Verilog HDL 语法规范编写规范设计技巧编辑整理 by Staok，始于 2021.2 且无终稿。转载请注明作者及出处。整理不易，请多支持。本文件是“瞰百易”计划的…

【 USRP安装教程】MATLAB 2023B

步骤 matlabdocusrp驱动包 doc 安装包内容列表双击“R2023b_Doc_Windows.iso” 打开cmd 查看盘符切换盘符因为是F盘，所以cmd输入：“F:” F:进入可安装界面 cd F:\bin\win64安装离线文档库 .\mpm install-doc --matlabroot"C:\MATLAB\R202…

FPGA模块——以太网芯片MDIO读写

FPGA模块——以太网MDIO读写 MDIO接口介绍MDIO接口代码（1）MDIO接口驱动代码（2）使用MDIO驱动的代码 MDIO接口介绍 MDIO是串行管理接口。MAC 和 PHY 芯片有一个配置接口，即 MDIO 接口，可以配置 PHY 芯片的工…

ZYNQ--MIG核配置

文章目录 MIG核配置界面多通道AXI读写DDR3MIG核配置界面 Clock Period： DDR3 芯片运行时钟周期，这个参数的范围和 FPGA 的芯片类型以及具体类型的速度等级有关。本实验选择 1250ps，对应 800M，这是本次实验所采用芯片可选的最大频率。注意这个时钟是 MIG IP 核产生，并输出给…

Verilog 仿真可视化

DigitalJS 是一个基于 JavaScript 实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如 Yosys）合成的电路。由弗罗茨瓦夫大学的Marek Materzok开发，源文件托管于 Github 上。 DigitalJS 的开源网址如下：https://gith…

FPGA - 231227 - 5CSEMA5F31C6 - 电子万年历

TAG - F P G A 、 5 C S E M A 5 F 31 C 6 、电子万年历、 V e r i l o g FPGA、5CSEMA5F31C6、电子万年历、Verilog FPGA、5CSEMA5F31C6、电子万年历、Verilog 顶层模块 module TOP(input CLK,RST,inA,inB,inC,switch_alarm,output led,beep_led,output [41:0] dp );// 按键…

基于cRIO9040 FPGA的图像处理流程

硬件准备 CompactRIO9040Basler GigE相机网线遵循GigE Vision标准的相机由高性能、多核cRIO设备支持，如cRIO-908x、cRIO-903x、cRIO-904x和cRIO-905x系列以及基于英特尔的sbRIO。软件安装参考：cRIO9040中NI9381模块的测试此外，PC端需要安装VDM，VAS。 cRIO端，打开NI…

Verilog（未完待续）

Verilog教程这个教程写的很好，可以多看看。本篇还没整理完。一、Verilog简介什么是FPGA？一种可通过编程来修改其逻辑功能的数字集成电路（芯片） 与单片机的区别？对单片机编程并不改变其地电路的内部结构&#xff0…

FPGA模块——DA转换模块（AD9708类）

FPGA模块——DA转换模块（AD9708类） AD9708/3PD9708代码 AD9708/3PD9708 由于电路接了反相器，所以对应就不一样了。电路图： 代码在ROM中存入要输出的波形数据： 用软件生成各个对应的点。给DA转换器一个时钟&…

FPGA模块——AD高速转换模块（并行输出转换的数据）

FPGA模块——AD高速转换模块（并行输出转换的数据） （1）AD9280/3PA9280芯片（2）代码 （1）AD9280/3PA9280芯片 AD9280/3PA9280芯片的引脚功能： 工作电压2.7到5.5v 数据对应&a…

轻松搭建FPGA开发环境：第一课——modelsim 安装与配置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。所以很多人还没开始就被繁琐的开发环境搭建吓…

Xilinx FPGA平台DDR3设计详解（三）：DDR3 介绍

本文介绍一下常用的存储芯片DDR3，包括DDR3的芯片型号识别、DDR3芯片命名、DDR3的基本结构等知识，为后续掌握FPGA DDR3的读写控制打下坚实基础。一、DDR3芯片型号电路板上的镁光DDR3芯片上没有具体的型号名。如果想知道具体的DDR3芯片型号&#…

FPGA初始化SD卡及其仿真

一、SD卡初始化步骤 1、上电后延时至少74Clock，等待SD卡内部操作完成。 2、片选CS低电平选中SD卡。 3、发送CMD0（ {8h40, 8h00, 8h00, 8h00, 8h00, 8h95} ），需要返回0x01，进入Idle状态。 4、为了区别SD卡是2.0还是1.0&…

verilog代码风格

写代码，最好一开始就按照规范来，不然养成糟糕的习惯，到后面会造成不好的影响，这篇文章写的挺好的，可以看看。转载自： http://blog.csdn.net/k331922164/article/details/52166038 -----------------------…

理解FPGA中的亚稳态

一、前言大家应该经常能听说到亚稳态这个词，亚稳态主要是指触发器的输出在一段时间内不能达到一个确定的状态，过了这段时间触发器的输出随机选择输出0/1，这是我们在设计时需要避免的。本文主要讲述了FPGA中的亚稳态问题，可以帮助…

FPGA时序分析与约束（1）——组合电路时序

写在最前面： 关于时序分析和约束的学习似乎是学习FPGA的一道分水岭，似乎只有理解了时序约束才能算是真正入门了FPGA，对于FPGA从业者或者未来想要从事FPGA开发的工程师来说，时序约束可以说是一道躲不过去的坎，所以从这篇…

使用axi_quad_spi操作spi_flash

文章目录基本测试情况IP支持的命令基本测试情况有spi_flash需要访问，为简单计，选择使用axi_quad_spi进行操作。开始时，将IP配置成如下参数， 这样配置，是想着能够适应各家的FLASH（实际使用的则是micron…

[HDLBits] Exams/m2014 q4d

Implement the following circuit: module top_module (input clk,input in, output out);always(posedge clk) beginout<out^in;end endmodule直接写out^in就行

[HDLBits] Exams/m2014 q4c

Implement the following circuit: module top_module (input clk,input d, input r, // synchronous resetoutput q);always(posedge clk) beginif(r) q<1b0;elseq<d;end endmodule

深入浅出AXI协议（5）——数据读写结构读写响应结构

目录一、前言二、写选通（Write strobes） 三、窄传输（Narrow transfers） 1、示例1 2、示例2 四、字节不变性（Byte invariance） 五、未对齐的传输（Unaligned transfers） 六…

强大的JTAG边界扫描（2）：BSDL文件介绍

文章目录 1. 什么是BSDL文件？2. BSDL文件的获取方式1：BSDL Library方式2：各芯片的官方网站Xilinx BSDL文件获取Altera BSDL文件获取Microsemi FPGA BSDL文件获取ST BSDL文件获取 3. BSDL文件示例4. BSDL文件的应用 1. 什么是BSDL文件&#xf…

Vivado XADC IP核使用详解

本文介绍Vivado中XADC Wizard V3.3的使用方法。 XADC简介 XADC Wizard Basic Interface Options： 一共三种，分别是AXI4Lite、DRP、None。勾选后可在界面左侧看到相应通信接口情况。Startup Channel Selection Simultaneous Selection：同时监…

强大的JTAG边界扫描（4）：STM32边界扫描应用

文章目录 1. 获取芯片的BSDL文件2. 硬件连接3. 边界扫描测试4. 总结试想这样一个场景，我们新设计了一款集成了很多芯片的板卡，包括BGA封装的微控制器，如FPGA/MCU，还有LED、按键、串口、传感器、ADC等基本外设。我们需要测试一下…

FPGA原理与结构——RAM IP核的使用与测试

目录一、前言二、RAM IP核定制 1、RAM IP核 step1 打开vivado工程，点击左侧栏中的IP Catalog step2 在搜索栏搜索RAM，找到Block Memory Generator IP核： 2、IP核定制 step3 Baisc界面定制 step4 端口定制 step5 Other Options st…

FPGA实现“乒乓操作”

一、“乒乓操作”概述 1、结构 “乒乓操作”是一种常用于数据流控制的处理技巧，可以实现无缝高速数据流缓存。首先“乒乓操作”这个名字本身就很吸引人，其结构一般是由数据选择器和数据缓冲器构成的，数据缓冲模块可以为任何存储模块&…

高云FPGA系列教程（7）：ARM GPIO外部中断

文章目录 [toc]GPIO中断简介FPGA配置常用函数MCU程序设计工程下载本文是高云FPGA系列教程的第7篇文章。本篇文章介绍片上ARM Cortex-M3硬核处理器GPIO外部的使用，演示按键中断方式来控制LED亮灭，基于TangNano 4K开发板。参考文档：Gowin_E…

I2C接口控制设计与实现

IIC系列文章： (1) I 2C 接口控制器理论讲解 (2) I2C接口控制设计与实现文章目录前言一、I2C 控制器实现思路解析二、状态机实现三、仿真验证前言根据完整的 I2C 传输时序，提取出通用的底层传输单元。提示：以下是本篇文章正文内容，下面案例可供参考一、I2C 控制器实…

【FPGA零基础学习之旅#10】按键消抖模块设计与验证（一段式状态机实现）

🎉欢迎来到FPGA专栏~按键消抖模块设计与验证 ☆* o(≧▽≦)o *☆嗨~我是小夏与酒🍹 ✨博客主页：小夏与酒的博客 🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大…

[HDLBIts] Exams/m2014 q4j

Implement the following circuit: ("FA" is a full adder) module top_module (input [3:0] x,input [3:0] y, output [4:0] sum);assign sumxy; endmodule

AMBA总线协议（8）——AHB（六）：分割传输

一、前言在之前的文章中，我们重点介绍了AHB传输的仲裁，首先介绍了仲裁相关的信号，然后分别介绍了请求总线访问，授权总线访问，猝发提前终止，锁定传输和默认主机总线，在本文中我们将继续介绍AHB的…

基于 OV5640 的图像采集显示系统（DVP 接口时序逻辑设计）

文章目录前言一、DVP 接口时序逻辑设计二、基本数据流接收三、像素位置输出四、舍弃前 N 张图像五、系统异常状态恢复控制六、完整代码展示七、仿真代码展示八、仿真波形展示前言上一节，我们已经完成了 OV5640 初始化逻辑的介绍。接下来，将要开始完成 DVP 接口的时序设计。…

【两周学会FPGA】从0到1学习紫光同创FPGA开发|盘古PGL22G开发板学习之数码管静态显示（四）

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处适用于板卡型号： 紫光同创PGL22G开发平台（盘古22K） 一：盘古22K开发板（紫光同创PGL22G开发…

FPGA——IP核基础操作

FPGA——IP核基础操作 IP核例化模块时钟IP核RAM IP核 IP核例化模块找到模版加入代码中时钟IP核配置模式功能配置输入时钟输出配置 RAM IP核

FPGA模块——IIC协议（读写PCF8591）

FPGA模块——IIC协议（读取PCF8591） PCF8591/AT8591芯片对iic协议的使用 PCF8591/AT8591芯片低功耗8位CMOS数据采集设备，4路模拟输入，1路模拟输出，分时多路复用，读取数据用串型iic总线接口，最大…

verilog语言学习

1. 时延 2. 一位全加器设计：三种建模方式实际的设计中往往是这三种设计模式的混合 3. 4. 5. 6. 7. 建立模型时信号的连接（重点） 8. initial语句 9. always语句在always中不能同时判断同一个信号的上升沿（posedge&#xff0…

【Verilog】7.2.1 Verilog 并行 FIR 滤波器设计

FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。 FIR 滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域…

FPGA——时序分析与约束（Quartus II）

FPGA时序分析与约束 FPGA结构基础数据传输模型Quartus II 时序报告Quartus II 中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系，保证所有寄存器都可以正确寄存数据。数…

RTL编码（1）——概述

一、RTL级描述 RTL（Register Transfer Level）级：寄存器＋组合逻辑，其功能与时序用Verilog HDL（以下简称Verilog）或VHDL代码描述。 RTL描述包含了同步数字电路最重要的三个特征：组合逻…

HDLbits 刷题 --Gates100

Build a combinational circuit with 100 inputs, in[99:0]. There are 3 outputs: out_and: output of a 100-input AND gate.out_or: output of a 100-input OR gate.out_xor: output of a 100-input XOR gate. 译： 构建一个具有100个输入的组合逻辑电路&#…

Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（前导）

ACM9238 高速双通道ADC模块自助服务手册AD9238 Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（一）-CSDN博客一、AD9238 模块在各方面参数性能上与AD9226保持一致。但是在设计上优化了信号调理电路，将单端信号先转成差分信号&#xff0c…

【芯片设计- RTL 数字逻辑设计入门 11 -- 移位运算与乘法】

请阅读【嵌入式开发学习必备专栏】文章目录移位运算与乘法Verilog Codeverilog 拼接运算符（{}）Testbench CodeVCS 波形仿真问题小结移位运算与乘法已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输…

Intel网卡

Intel的不同配置网卡可能会支持各种不同的功能，具体功能取决于网卡型号和规格。以下是一些常见的功能，不同配置的Intel网卡可能会支持其中的一部分或全部： 高速数据传输：支持不同的以太网速率，如千兆以太网&#xff08…

孩子都能学会的FPGA：第二十一课——用线性反馈移位寄存器实现伪随机序列

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（三）

Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（前导） Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（一） Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（二） 八、板级验证 1.验证内容通过电脑…

ZYNQ--GT收发器(TX)

文章目录 Tx通道关于数据宽度设置关于TXUSRCLK and TXUSRCLK2 Generation8B/10B编码K字符TX Gearbox（后面再讨论64B/66B）TX BufferTX Buffer Bypass（暂时不讨论）TX Polarity ControlTX Fabric Clock Output ControlTX Configurable DriverTx通道

Xilinx FPGA 远程升级时bin和bit文件使用注意

以Spartan-6 ISE开发环境为例。 ISE开发环境支持生成bit和bin格式的程序文件，可以在生成选项进行配置： 把生成的bit文件和bin文件进行二进制比较，发现bit比bin文件头部多了一些内容（头部信息），剩余部分完…

产品推荐 | 基于华为海思ARM+Xilinx FPGA双核的8路SDI高清视频图像处理平台

一、板卡概述 PCIE703 是我司自主研制的一款基于 PCIE 总线架构的高性能综合视频图像处理平台，该平台采用 Xilinx 的高性能 Kintex UltraScale 系列 FPGA 加上华为海思的高性能视频处理器来实现。华为海思的 HI3531DV200 是一款集成了 ARM A53 四核处理器性能强…

Modelsim 使用教程（4）—— Working With Multiple Libraries

一、概述在文中，我们将练习使用多个库。在实际的项目开发过程中，我们可能有多个库来组织设计，从第三方源代码访问IP，或者在仿真之间共享公共部分。我们将通过创建一个包含计数器设计单元的资源库来开始本文。接下来，我…

【基带开发】AD936验证数据源是连续的

五字节 %% 加载数据文件 BD_fileID fopen(rxdata3qpb.bin,r); % 获取文件ID DATA_BD fread(BD_fileID,Inf,uint8); % 读取文件数据 fclose(BD_fileID); …

Modelsim 使用教程（5）——Analyzing Waveforms

一、概述 Wave窗口允许我们以HDL波形和数据的形式查看仿真结果。Wave窗口被划分为多个窗格。通过单击并在任意两个窗格之间拖动该条，可以调整路径名窗格、值窗格和波形窗格的大小。二、加载一个设计（Loading a Design） 1、打开modelsim 2、…

AMBA总线协议（6）——AHB（四）：传输细节

一、前言在之前的文章中，我们已经讲述了AHB传输中的两种情况，基本传输和猝发传输。我们进行一个简单的回顾，首先，开始一次传输之前主机需要向仲裁器申请获得总线的使用权限，然后主机给出地址和控制信号，根…

ASIC-WORLD Verilog（15）存储单元

写在前面在自己准备写一些简单的verilog教程之前，参考了许多资料----Asic-World网站的这套verilog教程即是其一。这套教程写得极好，奈何没有中文，在下只好斗胆翻译过来（加点自己的理解）分享给大家。这是网站原文&…

UART 通信-使用VIO进行板级验证

串口系列知识分享：（1）串口通信实现-串口发送（2）串口通信发送多字节数据（3）串口通信实现-串口接收（4）UART 通信-使用VIO进行板级验证（5）串口接收-控制LED闪烁（6）使用串口发送实现ACX720开发板时钟显示（7）串口发送+RAM+VGA传图文章目录前言一、uart串口协…

AD9371 官方例程 NO-OS 主函数 headless 梳理（二）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

petalinux 2022.2 在 ubantu18.04 下的安装

下载 Ubuntu下载： https://releases.ubuntu.com/18.04/ubuntu-18.04.6-desktop-amd64.iso petalinux 下载： https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/embedded-design-tools/2022-2.html 安装虚拟机安装…

强大的JTAG边界扫描（5）：FPGA边界扫描应用

文章目录 1. 获取芯片的BSDL文件2. 硬件连接3. 边界扫描测试4. 总结上一篇文章，介绍了基于STM32F103的JTAG边界扫描应用，演示了TopJTAG Probe软件的应用，以及边界扫描的基本功能。本文介绍基于Xilinx FPGA的边界扫描应用，两者几乎…

深入浅出AXI协议（6）——传输属性

一、前言在之前的文章中，我们介绍的主要内容是AXI协议的数据读写结构和读写响应结构，主要讲述了当遇到各种特殊情况时,AXI如何完成数据的读写操作，最后介绍了读写响应的4种类型。在本文中，我们将介绍AXI协议的传输属性。二、传…

Zynq7020 纯VHDL解码 MIPI 视频，HDMI输出，支持 ISP 动态配置，提供vivado工程源码和技术支持

目录 1、前言免责声明 2、我这里已有的 MIPI 编解码方案3、本 MIPI CSI2 模块性能及其优越性4、详细设计方案设计原理框图OV5640摄像头及其配置D-PHY 模块CSI-2-RX 模块Bayer转RGB模块伽马矫正模块RGB转HDMI模块ISP 动态配置OV5640输入分辨率控制OV5640调焦控制OV5640输入数据格…

异步FIFO设计的仿真与综合技术（3）

概述本文主体翻译自C. E. Cummings and S. Design, “Simulation and Synthesis Techniques for Asynchronous FIFO Design 一文，添加了笔者的个人理解与注释，文中蓝色部分为笔者注或意译。前文链接： 异步FIFO设计的仿真与综合技术&#xf…

千兆以太网硬件设计及链路层 MAC 协议格式

以太网系列文章： （1）千兆以太网硬件设计及链路层 MAC 协议格式 （2）千兆以太网网络层 ARP 协议的原理与 FPGA 实现 （3）CRC校验代码原理文章目录前言一、以太网 MAC 层接口介绍1.MII 接口2.GMII…

高云FPGA系列教程（6）：ARM定时器使用

文章目录 [toc]1. ARM定时器简介2. FPGA配置3. 常用函数4. MCU程序设计5. 工程下载本文是高云FPGA系列教程的第6篇文章。本篇文章介绍片上ARM Cortex-M3硬核处理器定时器外设的使用，演示定时器溢出中断的配置方法，基于TangNano 4K开发板。参考文档&a…

FPGA原理与结构（0）——目录与传送门

一、简介 FPGA的设计和软件设计不同，我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化，因此理解硬件底层的内容是很有意义的。二、可编程逻辑块CLB 可配置逻辑块CLB（Configurable Logic Block）是xilinx系类FPGA的基本…

Verilog功能模块——标准FIFO转FWFT FIFO

前言在使用FIFO IP核时，我更喜欢使用FWFT(First Word First Through) FIFO而非标准FIFO，FWFT FIFO的数据会预先加载到dout端口，当empty为低时数据就已经有效了，而rd_en信号是指示此FIFO更新下一个数据，这种FWFT FIFO的…

System Generator初体验FIR滤波器

文章目录前言一、介绍1、目标2、过程二、步骤 1：在 FPGA 中创建设计1、打开 Lab1_1.slx 文件2、运行仿真3、使用 System Generator 创建 FIR 滤波器<1>、从库浏览器寻找需要的模块<2>、配置系统生成器块<3>、在 FPGA 上实现设计三、步骤 2&…

xdma axi-stream

xdma 回环 vivado 里有官方示例 fpga：pcie rx – axi-stream master – axi-stream slave – pcie tx 流程：电脑启动读取，然后电脑再在超时时间内写入。或者电脑启动写入，然后电脑再在超时时间内读出。只读取或只写入会报超时&am…

基于FPGA的图像自适应阈值二值化算法实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 4.1Otsu方法 4.2 Adaptive Thresholding方法 4.3、FPGA实现过程 5.算法完整程序工程 1.算法运行效果图预览 2.算法运行软件版本 Vivado2019.2 matlab2022a 3.部分核心程序 timescale …

AMBA总线协议（5）——AHB（三）：猝发传输

一、前言在之前的文章中我们详细讲述了关于AHB的基本操作流程，主机要先从仲裁器获得授权，然后进行总线的访问，这样可以避免总线冲突，获得授权后，主机给出地址和控制信号，从机根据自身情况进行响应&#xf…

AD9371 官方例程HDL详解（一）

文章目录前言一、AD9371 ----> FMC_DP二、FMC_DP ----> FPGA_TX/RX三、rx_data_x and tx_data_x must be connected to the same channel四、ADRV9009 前言 axi_ad9371_tx_jesd --> util_ad9371_xcvr接口映射讲解一、AD9371 ----> FMC_DP AD9371内部原理图 …

vivado中Cordic IP核使用：计算正余弦（sin/cos）

输入输出原理 IP核配置端口调用 wire [15:0] pm_i,pm_q; // fix16_14 Q1.14 com_cordic_pmmod_io16 PM_Baseband_Modulation (.aclk(clk), // input wire aclk.aresetn(~rst), // input wire aresetn.s_axis_phas…

ZYNQ：CAN总线功能应用

前言上篇文章解决了ZYNQ搭建PS和PL系统的问题，相当于完成最小系统板搭建。因此，本篇文章主要用于记录搭建CAN外设系统会出现的问题。由于ZYNQ系统包含PS和PL两个部分，PS部分往往问题较少，所以考虑先搭建PS系统的CAN外设系统。熟…

【 USRP 相控阵】X波段相控阵开发平台用户指南

包装一共三件。 1、AD9081-FMCA-EBZ AD9081 MxFE Evaluation Board, https://www.analog.com/eval-ad9081 AD9081 的全功能评估板使用 ACE 软件进行控制的 PC 软件HMC7044 的板载时钟用于管理套件和 FPGA 时钟选择切换到外部直接时钟 AD9081-FMCA-EBZ 评估板包括以各种模…

【Scala】1. 变量和数据类型

1. 变量和数据类型 1.1 for begining —— hello world 新建hello.scala文件，注意object名字与文件名一致。 object hello { def main(args:Array[String]): Unit { println("hello world!") } }运行后打印结果如下： hello world!Pr…

【Scala 】3. 类和对象

3. 类和对象 scala是一种面向对象的函数，其中一部分就是scala语言中支持类的实现。 3.1 类的继承 （1）基类（父类） 类中包含实现面积的计算方法 class Shape { def getArea():Float { return 0 } }&#xff0…

FPGA_简单工程_VGA显示驱动器

一理论使用640*48060显示模式，将数字信号转换位模拟信号，经由VGA进行显示。使用3GM723，3路高清视频编码芯片。 3GM7123编码芯片： 该芯片的主要功能是将RGB888的颜色数据转换成模拟的电压信号，然后进入到VGA接口的…

FPGA_简单工程_无源蜂鸣器驱动实验

一理论蜂鸣器按其结构可分为电磁式蜂鸣器和压电式蜂鸣器2中类型，按其有无信号源，分为有源蜂鸣器和无源蜂鸣器。有源蜂鸣器，内部装有集成电路，不需要音频驱动电路，就直接能发出声响，而无源蜂鸣器&#…

如何做到一套FPGA工程无缝兼容两款不同的板卡？

试想这样一种场景，有两款不同的FPGA板卡，它们的功能代码90%都是一样的，但是两个板卡的管脚分配完全不同，一般情况下，我们需要设计两个工程，两套代码，之后还需要一直维护两个版本。那么有没有一种自动化的方式，实现一个工程，编译出一个程序文件，下载到这两个不同的板…

AD9371 Crossbar

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

Hls学习（一）

1：CPU、DSP、GPU都算软件可编程的硬件 2：dsp在递归方面有所减弱，在递归方面有所增强，比如递归啊等，GPU可以同时处理多个进程，对于大块数据，流处理比较适用 3：为了提高运算量处理更多…

AD9371 官方例程HDL详解之JESD204B TX_CLK生成（二）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

高云FPGA系列教程（9）：cmd-parser串口命令解析器移植

文章目录 [toc]cmd-parser库简介cmd-parser库源码获取GW1NSR-4C移植cmd-parser实际测试cmd-parse命令解析器优化本文是高云FPGA系列教程的第9篇文章。上一篇文章介绍片上ARM Cortex-M3硬核处理器串口外设的使用，演示轮询方式和中断方式接收串口数据，并…

千兆以太网传输层 UDP 协议原理与 FPGA 实现

文章目录前言心得体会一、UDP 协议介绍二、UDP 数据报格式三、UDP 数据发送测试四、Verilog实现UDP 数据发送1、IP 头部检验 IPchecksun 的计算2、以太网报文的校验字段 FCS 的计算3、以太网报文发送模块实现五、以太网数据发送测试六、仿真代码七、仿真波形展示八、上板测试九…

【高云FPGA系列教程（11）：MultiButton按键驱动模块移植】

文章目录 1. MultiButton简介2. MultiButton代码获取3. MultiButton移植4. 测试与运行本文是高云FPGA系列教程的第11篇文章。 1. MultiButton简介 MultiButton，一个小巧简单易用的事件驱动型按键驱动模块，可无限量扩展按键，按键事件的回调异步处理方式可以简化你的程序结构…

基于FPGA的图像形态学腐蚀算法实现,包括tb测试文件和MATLAB辅助验证

目录 1.算法运行效果图预览 2.算法运行软件版本 3.部分核心程序 4.算法理论概述 5.算法完整程序工程 1.算法运行效果图预览将FPGA的仿真结果导入到MATLAB,结果如下所示： 2.算法运行软件版本 vivado2019.2 matlab2022a 3.部分核心程序 timescale 1ns / 1ps…

NI MIMO原型验证系统硬件介绍已更新 2023年1月6日

https://www.ni.com/zh-cn/shop/wireless-design-test/what-is-the-mimo-prototyping-system/introduction-to-the-ni-mimo-prototyping-system-hardware.html 概览随着采用无线连接方式的设备大量涌现，迫切需要研发可满足更高数据与容量需求的无线技术。来势汹汹…

VIVADO+FPGA调试记录

vivadoFPGA调试记录 vitis编译vivado导出的硬件平台，提示xxxx.h file cant find vitis编译vivado导出的硬件平台，提示’xxxx.h file cant find’ 此硬件平台中，包含有AXI接口类型的ip。在vitis编译硬件平台时，经常会报错&#xf…

ZYNQ移植ARM CMSIS_DSP库

移植方法 Vitis中新建一个Application Project，选择HelloWord模板。按下面步骤移植CMSIS_DSP： 下载CMSIS_DSP，拷贝如下文件夹到Vitis工程： SourceIncludePrivateIncludeComputeLibrary (only if you target Neon) 对Source路径下…

FPGA模块——IIC协议（FPGA做主机操作24C64）

FPGA模块——IIC协议（FPGA做主机操作24C64） EEPROM（24C64）向器件写数据时序向器件读数据时序 IIC协议FPGA主机代码IIC驱动 EEPROM（24C64） 掉电不丢失，采用固定的读写协议。数据的稳定性和可重复…

FPGA——三速自适应以太网设计（1）基本模块

FPGA——以太网设计（1）基本模块 1. 协议解析（1）MAC层（2）IP层和 ARP层（3）UDP层和 ICMP层 2.1 MAC接收模块2.2 MAC发送模块3.1 IP接收模块3.2 IP发送模块4.1 UDP接收模块4.2 UDP发送…

【FPGA/IC】CRC电路的Verilog实现

前言在通信过程中由于存在各种各样的干扰因素，可能会导致发送的信息与接收的信息不一致，比如发送数据为 1010_1010，传输过程中由于某些干扰，导致接收方接收的数据却成了0110_1010。为了保证数据传输的正确性，工程师们…

产品推荐 - 基于星嵌 OMAPL138+国产FPGA的DSP+ARM+FPGA三核开发板

1 评估板简介基于TI OMAP-L138（定点/浮点DSP C674xARM9） FPGA处理器的开发板； OMAP-L138是TI德州仪器的TMS320C6748ARM926EJ-S异构双核处理器，主频456MHz，高达3648MIPS和2746MFLOPS的运算能力； FPGA…

Vivado使用记录（未完待续）

一、Zynq开发流程二、软件安装三、软件使用字体大小修改：Setting、Font 四、Vivado基本开发流程 1、创建工程 Quick Start 组包含有 Create Project（创建工程）、 Open Project（打开工程）、 Open Example Project&…

AD9371 官方例程HDL详解之JESD204B TX侧时钟生成（二）

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

【紫光同创PCIE教程】——使用官方驱动在Windows下进行DMA读写操作/PIO读写操作

本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com) 紫光同创官方主推的是在linux系统下开发驱动和上层软件，相应地，官方提供了在linux一个基于GTK2…

【USRP】5G / 6G 原型系统 5g / 6G prototype system

面向5G/6G科研应用 USRP专门用于5G/6G产品的原型开发与验证。该系统可以在实验室搭建一个真实的5G 网络，基于开源的代码，专为科研用户设计。软件无线电架构，构建真实5G移动通信系统 X410 采用了目前流行的异构式系统，融合了FP…

FPGA实现电机位置环、速度环双闭环PID控制

一、设计思路主要设计思路就是根据之前写的一篇FPGA实现电机转速PID控制，前面已经实现了位置环的控制，思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。那为了更好的实现控制，可以在位置环后加上速度环，实现电机位…

AD9371 官方例程 NO-OS 主函数 headless 梳理

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

AXI CANFD MicroBlaze 测试笔记

文章目录前言测试用的硬件连接Vivado 配置Vitis MicroBlaze CANFD 代码测试代码测试截图Github Link 前言官网: CAN with Flexible Data Rate (CAN FD) (xilinx.com) 特征: 支持8Mb/s的CANFD多达 3 个数据位发送器延迟补偿(TDC, transmitter delay compensation)32-deep T…

fpga_图像处理

一 fpga图像处理的基本原理 fpga图像处理的基本原理是将图像数据转换为数字信号，并通过fpga实现各种图像处理算法和技术。图像数据可以通过各种传感器和摄像头获得，然后通过模数转换器(ADC)将其转换为数字信号，数字信息可以通过fpga的输入输出…

产品推荐 - 基于FPGA XC7K325T+DSP TMS320C6678的双目交汇视觉图像处理平台

一、产品概述 TES601是一款基于FPGA与DSP协同处理架构的双目交汇视觉图像处理系统平台，该平台采用1片TI的KeyStone系列多核浮点/定点DSP TMS320C6678作为核心处理单元，来完成视觉图像处理算法，采用1片Xilinx的Kintex-7系列FPGA XC7K325T作为视…

Zynq—AD9238数据采集DDR3缓存千兆以太网发送实验（后记）

2024.03.05： 测试了开发板网线直连电脑可以传输数据。但是通过开发板→交换机→电脑，没有数据传输过去。通讯采用UDP通讯。首先是UDP传输不可靠，有可能存在丢包、包先后顺序有问题，这就无法满足后续对采集数据的傅里叶变换和傅里…

某大厂伺服驱动器量产方案

本文介一款大厂量产伺服驱动器方案！带2500线省线式编码器，17位增量编码器，20位绝对值编码器！标配CANopen、高精度运动控制，高速总线通讯，主芯片28335FPGA，已验证过，带can和485通讯&a…

FPGA | Modelsim仿真

生成vcd modelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。 vcd add -file myvcdfile.vcd -r /test/u_rec_intra_top/*#add -file myvcdfile.vcd 指定vcd文件 -r | 将内部所有信号添加然后运行…

【USRP】LFTX / LFRX

LFTX/LFRX 设备概述 LFTX 子板利用两个高速运算放大器来允许 0-30 MHz 的传输。该板仅接受实模式信号。LFTX 非常适合 HF 频段的应用，或使用外部前端来上变频和放大中间信号的应用。LFTX 的输出可以独立处理，也可以作为单个 I/Q 对进行处理。主要特征…

FPGA_工程_按键控制的基于Rom数码管显示

一信号框图： 其中 key_filter seg_595_dynamic均为已有模块，直接例化即可使用，rom_8*256模块，调用rom ip实现。Rom_ctrl模块需要重新编写。波形图： 二代码 module key_fliter #(parameter CNT_MAX 24d9_999_99…

FPGA_工程_基于rom的vga显示

一框图二代码修改 module Display #(parameter H_DISP 1280,parameter V_DISP 1024,parameter H_lcd 12d150,parameter V_lcd 12d150,parameter LCD_SIZE 15d10_000 ) ( input wire clk, input wire rst_n, input wire [11:0] lcd_xpos, //lcd horizontal coo…

【FPGA】正确处理设计优先级--或许能帮你节省50%的资源

概述假如现在有一种方法–可以在不怎么需要修改已有设计的情况下，就可以帮您节省50%的设计资源，那你会试试看吗？ 当前市场环境下，更低廉的成本却可获得同等性能无疑是极具诱惑的。本文将介绍一种FPGA设计技术，该技术…

轻松搭建FPGA开发环境：第二课——UE 安装与配置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。所以很多人还没开始就被繁琐的开发环境搭建吓…

产品推荐 | 中科亿海微推出亿迅®A8000金融FPGA加速卡

01、产品概述亿迅A8000金融加速卡，是中科亿海微联合金融证券领域的战略合作伙伴北京睿智融科，将可编程逻辑芯片与金融行业深度结合，通过可编程逻辑芯片对交易行情加速解码，实现低至纳秒级的解码引擎，端到端的处理时延…

Vivado使用（6）——增量综合（ Incremental Synthesis）

目录一、概述 1.1 增量综合的工作原理 1.2 增量综合的优点 1.3 注意事项二、设置增量综合 2.1 Write Incremental Synthesis 复选框 2.2 Incremental Synthesis 选择框 2.2.1 自动使用上一次运行的检查点（Automatically use the checkpoint from the…

产品推荐 | 基于XILINX K7 XC7K325T的PCIe_CameraLink图像模拟源

一、板卡概述本图像模拟源板卡基于Xilinx公司的FPGAXC7K325T-2FFG900 芯片，pin_to_pin兼容FPGAXC7K410T-2FFG900 。主要的功能是实现系统能够接收外部相机的噪声数据，经过图像转换板拟通过PCI-E接口输入到上位机。二、功能框图三、功能和技术指标 …

【数字IC/FPGA】什么是无符号数？什么是有符号数？

进制虽然在日常生活中，我们已经习惯了使用10进制数字，但在由数字电路构成的数字世界中，2进制才是效率更高的选择。 10进制与2进制 10进制（decimal）计数法（一般也叫阿拉伯计数法）是在日常生活…

Actel---ProASIC®3 Flash Family FPGAs with Optional Soft ARM® Support

ProASIC3 Flash Family FPGAs with Optional Soft ARM Support Features and Benefits High Capacity • 30 k to 1 Million System Gates • Up to 144 kbits of True Dual-Port SRAM • Up to 300 User I/Os Reprogrammable Flash Technology • 130-nm, 7-Layer Metal (6 C…

Xilinx FPGA平台DDR3设计详解（一）：DDR SDRAM系统框架

DDR SDRAM（双倍速率同步动态随机存储器）是一种内存技术，它可以在时钟信号的上升沿和下降沿都传输数据，从而提高数据传输的速率。DDR SDRAM已经发展了多代，包括DDR、DDR2、DDR3、DDR4和DDR5，每一代都有不同的…

高云FPGA系列教程（8）：ARM串口数据接收（中断和轮询方式）

文章目录 [toc]1. GW1NSR-4C串口外设简介2. FPGA配置3. 常用函数4. 轮询方式接收数据5. 中断方式接收数据本文是高云FPGA系列教程的第8篇文章。本篇文章介绍片上ARM Cortex-M3硬核处理器串口外设的使用，演示轮询方式和中断方式接收串口数据，并进行回环…

【Verilog】有限状态机的定义和分类

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter） 运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计系列文章状态机定义状态机分类状态机定义有限状态…

高云FPGA系列教程（10）：letter-shell串口终端移植

文章目录 1. letter-shell简介2. letter-shell源码获取3. letter-shell移植4. 函数和变量应用示例本文是高云FPGA系列教程的第10篇文章。 shell，中文是外壳的意思，就是操作系统的外壳。通过shell命令可以操作和控制操作系统，比如Linux中的Shell命令就包括ls、cd、pwd等等。总…

GPS 模拟器

GPS 工具包：https://www.ni.com/es/support/downloads/software-products/download.gnss-test-toolkit.html#333303 GPS-SDR-SIM：https://github.com/osqzss/gps-sdr-sim GPS LabVIEW ：http://mikioblog.dolphinsystem.jp/2017/08/gps-sdr-si…

02 认识Verilog HDL

02 认识Verilog HDL ‍ 对于Verilog的语言的学习，我认为没必要一开始就从头到尾认真的学习这个语言，把这个语言所有细节都搞清楚也不现实，我们能够看懂当前FPGA的代码的程度就可以了，随着学习FPGA深度的增加，再不断的…

【案例】超声波测距系统设计

1.1 总体设计 1.1.1 概述学习了明德扬至简设计法和明德扬设计规范，本人用FPGA设计了一个测距系统。该系统采用超声波进行测量距离再在数码管上显示。在本案例的设计过程中包括了超声波的驱动、三线式数码管显示等技术。经过逐步改进、调试等一系列工作后&#xf…

FPGA难学在哪里，要如何学习？

难易程度，取决于你的专业背景 1、相关专业：如果你在本科学习期间，学习过数字电路、或者就是电子相关专业的同学。对数字电路和逻辑设计有一定基础的话，入门FPGA可能相对容易一些。 2、非相关专业：学习FPGA可能会有一定…

加速可编程创新，2023年英特尔FPGA中国技术日披露全矩阵FPGA产品与应用方案

在新场景、新应用海量增长的驱动下，中国本地市场对于FPGA产品的需求也在日益多元化和快速扩展。我们始终致力于以中国客户的实际需求为导向，基于领先的FPGA产品和软件为千行百业提供全场景的解决方案。——叶唯琛英特尔可编程方案事业部中国总经理今日…

仿真验证方法（2）——静态验证

一、静态验证 1.1 概述在之前的文章中，我们介绍了动态仿真，但是动态仿真用于百万门以上电路时所需时间极长，而且其功能覆盖率取决于所设计的输入激励向量，很难达到100%，因此静态时序分析和等效性检查这样的静态验证是…

产品推荐 - GX-SOPC-5CEFA5-M484 FPGA核心开发板

● 核心板采用8层板精心设计 ● FPGA：采用Intel（ALTERA） Cyclone V 5CEFA5，Les为77K，内嵌存储器为4460Kb，硬件乘法器为300个，最大等效门数约2300万门；新增DSP Block（150…

GTH手册学习注解

CPLL的动态配置终于看到有这个复位功能了 QPLL SWITCHing需要复位器件级RESET没发现有管脚引出来两种复位方式，对应全复位和器件级复位对应的复位功能管脚改那个2分频的寄存器说明段，复位是自动发生的？说明可能起效了，但是分…

FPGA模块——SPI协议（读写FLASH）

FPGA模块——SPI协议（读写FLASH） （1）FLASH芯片 W25Q16BV（2）SPI协议（3）芯片部分命令1.Write Enable（06h）2.Chip Erase (C7h / 60h)3.写指令（02h&am…

verilog中，何时用reg和wire

何时用？ 组合逻辑用wire，时序逻辑用reg。 reg 可以存储数据，wire则就是一根线，只能传递数据。比如？ 时序逻辑 always ( posedge clk or negedge rst_n) begin// big river goes to the east endinitial begin//…

【FPGA图像处理实战】- FPGA图像处理仿真测试工程（读写BMP图片）

FPGA开发过程中“行为功能仿真”是非常必要的一个过程，如果仿真都没通过，则上板测试必定失败。 FPGA图像处理需要读写大量的图像数据，单看这些图像数据实际是没有规则的，如果直接上板测试，调试起来非常困难&#xff0…

【FPGA图像处理实战】- 彩色图像灰度化

今天介绍一下图像处理中的基础算法--彩色图像灰度化。一、彩色图像处理灰度化彩色图像灰度化是一种将彩色图像转换为灰度图像的过程。在RGB模型中，如果R=G=B时，则彩色表示一种灰度颜色，其中R=G=B的值叫灰度值。因此，灰度图像每个像素只需一个字节存放灰度值（又称强…

【数字IC/FPGA】书籍推荐（1）----《轻松成为设计高手--Verilog HDL实用精解》

在下这几年关于数字电路、Verilog、FPGA和IC方面的书前前后后都读了不少，发现了不少好书，也在一些废话书上浪费过时间。接下来会写一系列文章，把一部分读过的书做个测评，根据个人标准按十分制满分来打分分享给大家。书名&#xf…

FPGA竞赛_考试赢积分兑换专题课活动

温馨提示：明德扬特别组织了考试竞赛赢积分活动，欢迎大家积极参加考试！我是本次活动的负责人小易老师。一.考试兑换FPGA专题课 1积分1元.可以兑换FPGA专题课（例如：拿到1000积分，课程售价999元&#xff0c…

【USRP】5G / 6G OAI 系统 5g / 6G OAI system

面向5G/6G科研应用 USRP专门用于5G/6G产品的原型开发与验证。该系统可以在实验室搭建一个真实的5G 网络，基于开源的代码，专为科研用户设计。软件无线电架构，构建真实5G移动通信系统 X410 采用了目前流行的异构式系统，融合了FP…

SystemVerilog学习（0）——目录与传送门

一、验证导论 SystemVerilog学习（1）——验证导论-CSDN博客文章浏览阅读403次。SystemVerilog自学，验证系统概述，什么是SVhttps://blog.csdn.net/apple_53311083/article/details/133953016 二、数据类型 SystemVerilog学习&…

24---DDR4电路设计

视频链接 DDR4电路设计01_哔哩哔哩_bilibili DDR4硬件电路设计 1、DDR4基本介绍 2011年1月4日，三星电子完成史上第一条DDR4内存。DDR4相比DDR3最大的区别有三点：16bit预取机制（DDR3为8bit），同样内核频率下理论速度…

BRAM底层原理详细解释（1）

目录一、原语二、端口简述 2.1 端口简介 2.2 SDP端口映射三、端口信号含义补充说明 3.1 字节写使能（Byte-Write Enable）- WEA and WEBWE： 3.2 地址总线—ADDRARDADDR and ADDRBWRADDR 3.3 数据总线—DIADI, DIPADIP, DIBDI, and D…

FPGA时钟资源详解（4）——区域时钟资源

FPGA时钟系列文章总览：FPGA原理与结构（14）——时钟资源https://ztzhang.blog.csdn.net/article/details/132307564 目录一、概述二、Clock-Capable I/O 三、I/O 时钟缓冲器 —— BUFIO 3.1 I/O 时钟缓冲器 3.2 BUFIO原语四、区域时钟…

fpga 需要掌握哪些基础知识？

个人根据自己的一些心得总结一下fpga 需要掌握的基础知识，希望对你有帮助。 1、数电（必须掌握的基础），然后进阶学模电， 2、掌握HDL（verilog或VHDL）一般建议先学verilog，然后可以学…

用于 ChatGPT 的 FPGA 加速大型语言模型

简介：大型语言模型近年来，大型语言模型 （LLM） 彻底改变了自然语言处理领域，使机器能够生成类似人类的文本并进行有意义的对话。这些模型，例如 OpenAI 的 GPT，具有惊人的理解和生成语言的能力。…

UltraScale系列底层结构（1）——引言

目录一、概述二、Kintex UltraScale FPGA 三、Kintex UltraScale™ FPGA 四、Virtex UltraScale FPGA 五、Virtex UltraScale FPGA 六、Zynq UltraScale MPSoCs 一、概述 Xilinx UltraScale™ 架构是一种革命性的方法，用于创建可编程设备，这些设…

孩子都能学会的FPGA：第三十二课——用FPGA实现一个通用的SPI主机发送模块

（原创声明：该文是作者的原创，面向对象是FPGA入门者，后续会有进阶的高级教程。宗旨是让每个想做FPGA的人轻松入门，作者不光让大家知其然，还要让大家知其所以然！每个工程作者都搭建了全自动化的仿…

轻松搭建FPGA开发环境：第三课——Vivado 库编译与设置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。所以很多人还没开始就被繁琐的开发环境搭建吓…

片上网络NoC（6）——路由算法

目录一、概述二、路由算法的类型三、避免死锁四、实现 4.1 源路由实现 4.2 基于节点查找表的路由实现 4.3 组合电路实现五、总结一、概述路由算法（routing algorithm），即决定数据包在网络拓扑中从起点到终点路径的算法。路由算…

AD9371 Crossbar 和 I、Q数据映射JESD204B传输层

AD9371 系列快速入口 AD9371ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发 ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射 AD9371 官方例程时钟间的关系与生成 ： AD9371 官方…

$FPGA时序分析与时序约束(二)——时钟约束$